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參數(shù)資料
| 型號： | AD5162BRMZ10-RL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 8/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC POT DGTL DUAL 256POS 10MSOP |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 接片： | 256 |
| 電阻（歐姆）： | 10k |
| 電路數(shù)： | 2 |
| 溫度系數(shù)： | 標(biāo)準(zhǔn)值 35 ppm/°C |
| 存儲器類型： | 易失 |
| 接口： | 3 線串行（芯片選擇） |
| 電源電壓： | 2.7 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 125°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 10-TFSOP，10-MSOP（0.118"，3.00mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 10-MSOP |
| 包裝： | 帶卷 (TR) |
| 配用： | AD5162EVAL-ND - BOARD EVAL FOR AD5162 |
AD5162
Rev. C | Page 16 of 20
SPI INTERFACE
SPI-COMPATIBLE, 3-WIRE SERIAL BUS
The AD5162 contains a 3-wire, SPI-compatible digital interface
(SDI, CS, and CLK). The 9-bit serial word must be loaded MSB
first. The format of the word is shown in Table 8.
The positive-edge sensitive CLK input requires clean transitions
to avoid clocking incorrect data into the serial input register.
Standard logic families work well. If mechanical switches are
used for product evaluation, they should be debounced by a
flip-flop or another suitable means. When CS is low, the clock
loads data into the serial register on each positive clock edge
The data setup and data hold times in Table 3 determine the
valid timing requirements. The AD5162 uses a 9-bit serial input
data register word that is transferred to the internal RDAC
register when the CS line returns to logic high. Extra MSB bits
are ignored.
Table 8. Serial Data-Word Format1
MSB
LSB
B8
B7
B6
B5
B4
B3
B2
B1
B0
A0
D7
D6
D5
D4
D3
D2
D1
D0
(28)
(27)
(20)
1 The values of bits are shown in parentheses.
SDI
CLK
CS
VOUT
RDAC REGISTER LOAD
A0
D7
D6
D5
D4
D3
D2
D1
D0
0
1
0
1
0
1
04108-0-042
Figure 42. SPI Interface Timing Diagram
(VA = 5 V, VB = 0 V, VW = VOUT)
tCSH0
tCSS
tCL
tCH
tDS
tCSW
tS
tCS1
tCSH1
tCH
CLK
CS
VOUT
1
0
1
0
1
0
VDD
0
±1LSB
SDI
(DATA IN)
Dx
04
10
8-
0
-0
43
Figure 43. SPI Interface Detailed Timing Diagram (VA = 5 V, VB = 0 V, VW = VOUT)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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