VDD = 2.5 " />
參數(shù)資料
型號(hào): AD5314BRM
廠商: Analog Devices Inc
文件頁(yè)數(shù): 20/24頁(yè)
文件大?。?/td> 0K
描述: IC DAC 10BIT QUAD VOUT 10-MSOP
產(chǎn)品培訓(xùn)模塊: Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝: 50
設(shè)置時(shí)間: 7µs
位數(shù): 10
數(shù)據(jù)接口: 串行
轉(zhuǎn)換器數(shù)目: 4
電壓電源: 單電源
功率耗散(最大): 5mW
工作溫度: -40°C ~ 105°C
安裝類型: 表面貼裝
封裝/外殼: 10-TFSOP,10-MSOP(0.118",3.00mm 寬)
供應(yīng)商設(shè)備封裝: 10-MSOP
包裝: 管件
輸出數(shù)目和類型: 4 電壓,單極;4 電壓,雙極
采樣率(每秒): 143k
Data Sheet
AD5304/AD5314/AD5324
Rev. H | Page 5 of 24
TIMING CHARACTERISTICS
VDD = 2.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.
Table 3.
Parameter1, 2, 3
Limit at TMIN, TMAX
VDD = 2.5 V to 3.6 V
VDD = 3.6 V to 5.5 V
Unit
Test Conditions/Comments
t1
40
33
ns min
SCLK cycle time
t2
16
13
ns min
SCLK high time
t3
16
13
ns min
SCLK low time
t4
16
13
ns min
SYNC to SCLK falling edge setup time
t5
5
ns min
Data setup time
t6
4.5
ns min
Data hold time
t7
0
ns min
SCLK falling edge to SYNC rising edge
t8
80
33
ns min
Minimum SYNC high time
1 Guaranteed by design and characterization, not production tested.
2 All input signals are specified with tr = tf = 5 ns (10% to 90 % of VDD) and timed from a voltage level of (VIL + VIH)/2.
SCLK
DIN
DB15
DB0
t1
t3
t2
t7
t5
t4
t6
t8
SYNC
00
92
9-
0
02
Figure 2. Serial Interface Timing Diagram
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PDF描述
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