All input signals are specified with tr = tf = 1 ns/V (10% to 90% of V
參數(shù)資料
型號: AD5662ARJ-2REEL7
廠商: Analog Devices Inc
文件頁數(shù): 20/24頁
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描述: IC DAC 16BIT BUFF V-OUT SOT23-8
產品培訓模塊: Data Converter Fundamentals
DAC Architectures
設計資源: 4 mA to 20 mA Process Control Loop Using AD5662 (CN0009)
16-Bit Fully Isolated Voltage Output Module Using AD5662, ADuM1401, and External Amplifiers (CN0063)
16-Bit Fully Isolated 4 mA to 20 mA Output Module Using AD5662, ADuM1401, and External Amplifiers (CN0064)
標準包裝: 3,000
系列: nanoDAC™
設置時間: 8µs
位數(shù): 16
數(shù)據(jù)接口: DSP,MICROWIRE?,QSPI?,串行,SPI?
轉換器數(shù)目: 1
電壓電源: 單電源
工作溫度: -40°C ~ 125°C
安裝類型: 表面貼裝
封裝/外殼: SOT-23-8
供應商設備封裝: SOT-23-8
包裝: 帶卷 (TR)
輸出數(shù)目和類型: 1 電壓,單極
AD5662
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TIMING CHARACTERISTICS
All input signals are specified with tr = tf = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2. See Figure 2.
VDD = 2.7 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.
Table 2.
Limit at TMIN, TMAX
Parameter
VDD = 2.7 V to 3.6 V
VDD = 3.6 V to 5.5 V
Unit
Conditions/Comments
t11
50
33
ns min
SCLK cycle time
t2
13
ns min
SCLK high time
t3
13
ns min
SCLK low time
t4
13
ns min
SYNC to SCLK falling edge setup time
t5
5
ns min
Data setup time
t6
4.5
ns min
Data hold time
t7
0
ns min
SCLK falling edge to SYNC rising edge
t8
50
33
ns min
Minimum SYNC high time
t9
13
ns min
SYNC rising edge to SCLK fall ignore
t10
0
ns min
SCLK falling edge to SYNC fall ignore
1 Maximum SCLK frequency is 30 MHz at VDD = 3.6 V to 5.5 V, and 20 MHz at VDD = 2.7 V to 3.6 V.
DIN
SYNC
SCLK
DB23
DB0
t9
t10
t4
t3
t2
t7
t6
t5
t1
t8
04777-002
Figure 2. Serial Write Operation
相關PDF資料
PDF描述
AD5662ARJZ-1REEL7 IC DAC 16BIT BUFF V-OUT SOT23-8
AD5662ARJ-1REEL7 IC DAC 16BIT BUFF V-OUT SOT23-8
SY54020ARMG TR IC CLK BUFFER 1:4 3.2GHZ 16-MLF
VE-B5F-IU-B1 CONVERTER MOD DC/DC 72V 200W
SY10E111LEJY IC CLK FANOUT BUFFER 1:9 28-PLCC
相關代理商/技術參數(shù)
參數(shù)描述
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AD5662ARM 制造商:AD 制造商全稱:Analog Devices 功能描述:2.7 V to 5.5 V, 250 ??A, Rail-to-Rail Output 16-Bit DAC D/A in a SOT-23