AVDD = +15 V or +5 V, AV" />
參數(shù)資料
型號(hào)： AD5726YRWZ-REEL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 17/20頁(yè)
文件大小： 0K
描述： IC DAC 12BIT QUAD SERIAL 16-SOIC
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 1
系列： iCMOS®
設(shè)置時(shí)間： 9µs
位數(shù)： 12
數(shù)據(jù)接口： DSP，MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 4
電壓電源： 雙 ±
功率耗散（最大）： 30mW 單極；240mW 雙極
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 16-SOIC（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 16-SOIC W
包裝： 標(biāo)準(zhǔn)包裝
輸出數(shù)目和類型： 4 電壓，單極；4 電壓，雙極
其它名稱： AD5726YRWZ-REEL7DKR
AD5726
Data Sheet
Rev. C | Page 6 of 20
TIMING CHARACTERISTICS
AVDD = +15 V or +5 V, AVSS = 15 V or 5 V or 0 V, GND = 0 V; VREFP = +10 V or +2.5 V; VREFN = 10 V or 2.5 V or 0 V, RLOAD = 2 kΩ,
CL = 200 pF. All specifications TMIN to TMAX, unless otherwise noted.1, 2
Table 4.
Parameter
Limit at TMIN, TMAX
Unit
Description
tDS
5
ns
Data setup time
tDH
5
ns
Data hold time
tCH
13
ns
Clock pulse width high
tCL
13
ns
Clock pulse width low
tCSS
13
ns
Select time
tCSH
13
ns
Deselect delay
tLD1
20
ns
Load disable time
tLD2
20
ns
Load delay
tLDW
20
ns
Load pulse width
tCLRW
20
ns
Clear pulse width
1 Guaranteed by design and characterization, not production tested.
2 All input control signals are specified with tr = tf = 5 ns (10% to 90% of 5 V) and timed from a voltage level of 1.6 V.
Timing Diagrams
CS
SDIN
SCLK
LDAC
tCSS
tLD1
tCSH
tLD2
A1
A0
X
D11
D10
D9
D8
D4
D3
D2
D1
D0
06
46
9-
0
02
Figure 2. Data Load Sequence
SDIN
SCLK
VOUT
CS
LDAC
tDS
tCL
tCH
tCSH
tLD2
tLDW
tS
tDH
±1LSB
0
64
69
-00
3
Figure 3. Data Load Timing
CLRSEL
VOUT
CLR
tCLRW
tS
±1LSB
0
64
69
-00
4
Figure 4. Clear Timing
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AD572BD 制造商:Rochester Electronics LLC 功能描述:- Bulk
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