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參數(shù)資料
| 型號： | AD7564BR |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | DAC |
| 英文描述： | CLB Strip Light 200mm Clear CE RoHS; Mounting Style: Horizontal/Vertical Mount; Functions: Continuous light; Light Type: LED; Rated Voltage: 24V DC; Style: Strip Light; Color: Clear; Diameter: 200mm long; Applicable Model: CLB |
| 中文描述： | QUAD, SERIAL INPUT LOADING, 0.55 us SETTLING TIME, 12-BIT DAC, PDSO28 |
| 封裝： | SOIC-28 |
| 文件頁數(shù)： | 5/16頁 |
| 文件大小： | 392K |
| 代理商： | AD7564BR |
–5–
REV. A
3
AD7564
Timing Specifications
1
(T
A
= T
MIN
to T
MAX
unless otherwise noted)
Limit at
V
DD
= +3 V to +3.6 V
Limit at
V
DD
= +4.75 V to +5.25 V
Parameter
Units
Description
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
82
t
9
180
80
80
50
50
10
125
100
80
100
40
40
30
30
5
90
70
40
ns min
ns min
ns min
ns min
ns min
ns min
ns min
ns max
ns min
CLKIN Cycle Time
CLKIN High Time
CLKIN Low Time
FSIN
Setup Time
Data Setup Time
Data Hold Time
FSIN
Hold Time
SDOUT Valid After CLKIN Falling Edge
LDAC
,
CLR
Pulse Width
NOTES
1
Not
production tested. Guaranteed by characterization at initial product release. All input signals are specified with tr = tf = 5 ns (10% to 90% of V
DD
) and timed
from a voltage level of 1.6 V for a V
DD
of 5 V and from a voltage level 1.35 V for a V
DD
of 3.3 V.
2
t
8
is measured with the load circuit of Figure 2 and defined as the time required for the output to cross 0.8 V or 2.4 V with a V
DD
of 5 V and 0.6 V or 2.1 V for a V
DD
of 3.3 V.
DB15
DB15
DB0
t
2
t
3
t
4
t
5
t
7
t
8
t
9
DB0
t
6
t
1
FSIN(I)
CLKIN(I)
SDIN(I)
SDOUT(O)
LDAC, CLR
Figure 1. Timing Diagram
1.6mA
+1.6V
200μA
C
L
50pF
TO OUTPUT
PIN
I
OL
I
OH
Figure 2. Load Circuit for Digital Output Timing Specifications
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PDF描述 |
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