參數(shù)資料
型號(hào)： AD9271BSVZ-40
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 30/60頁(yè)
文件大?。?/td> 0K
描述： IC ADC OCT 12BIT 40MSPS 100-TQFP
標(biāo)準(zhǔn)包裝： 1
位數(shù)： 12
采樣率（每秒）： 40M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 8
功率耗散（最大）： 1.28W
電壓電源： 單電源
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 100-TQFP-EP（14x14）
包裝： 托盤(pán)
輸入數(shù)目和類型： 8 個(gè)單端，單極；8 個(gè)差分，單極
AD9271
Rev. B | Page 36 of
60
This interface is flexible enough to be controlled by either serial
PROMs or PIC mirocontrollers. This provides the user an
alternative method, other than a full SPI controller, to program
the device (see the AN-812 Application Note).
DON’T CARE
SDIO
SCLK
CSB
tS
tDH
tHI
tCLK
tLO
tDS
tH
R/W
W1
W0
A12
A11
A10
A9
A8
A7
D5
D4
D3
D2
D1
D0
06
30
4-
0
68
Figure 71. Serial Timing Details
Table 14. Serial Timing Definitions
Parameter
Minimum Timing (ns)
Description
tDS
5
Setup time between the data and the rising edge of SCLK
tDH
2
Hold time between the data and the rising edge of SCLK
tCLK
40
Period of the clock
tS
5
Setup time between CSB and SCLK
tH
2
Hold time between CSB and SCLK
tHI
16
Minimum period that SCLK should be in a logic high state
tLO
16
Minimum period that SCLK should be in a logic low state
tEN_SDIO
10
Minimum time for the SDIO pin to switch from an input to an output relative to the SCLK
falling edge (not shown in Figure 71)
tDIS_SDIO
10
Minimum time for the SDIO pin to switch from an output to an input relative to the SCLK
rising edge (not shown in Figure 71)
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PDF描述
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