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參數(shù)資料
| 型號： | AD9512UCPZ-EP |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 35/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK DIST 5OUT PLL 48LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 扇出緩沖器（分配），除法器 |
| PLL： | 無 |
| 輸入： | 時鐘 |
| 輸出： | LVCMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.2GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -55°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 托盤 |
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AD9512
Rev. A | Page 40 of 48
Reg.
Addr.
(Hex)
Bit(s)
Name
Description
36
<5:1>
Delay Fine Adjust
OUT4
Sets Delay Within Full Scale of the Ramp; There Are 32 Steps.
00000b => Zero Delay (Default).
11111b => Maximum Delay.
36
<7:6>
Not Used.
37 (38)
(39)
(3A) (3B)
(3C)
<7:0>
Not Used.
OUTPUTS
3D (3E)
(3F)
<1:0>
Power-Down LVPECL
OUT0
(OUT1)
(OUT2)
Mode
<1>
<0>
Description
Output
ON
0
Normal Operation.
ON
PD1
0
1
Test Only—Do Not Use.
OFF
PD2
1
0
Safe Power-Down.
Partial Power-Down; Use If Output Has
Load Resistors.
OFF
PD3
1
Total Power-Down.
Use Only If Output Has No Load Resistors.
OFF
Output Single-Ended Voltage Levels for LVPECL Outputs.
3D (3E)
(3F)
<3:2>
Output Level LVPECL
OUT0
(OUT1)
(OUT2)
<3>
<2>
Output Voltage (mV)
0
490
0
1
330
1
0
805 (Default)
1
650
3D (3E)
(3F)
<7:4>
Not Used.
40 (41)
<0>
Power-Down
LVDS/CMOS
OUT3
(OUT4)
Power-Down Bit for Both Output and LVDS Driver.
0 = LVDS/CMOS on (Default).
1 = LVDS/CMOS Power-Down.
40 (41)
<2:1>
Output Current Level
LVDS
OUT3
(OUT4)
<2>
<1>
Current (mA)
Termination (Ω)
0
1.75
100
0
1
3.5 (Default)
100
1
0
5.25
50
1
7
50
40 (41)
<3>
LVDS/CMOS Select
OUT3
(OUT4)
0 = LVDS (Default).
1 = CMOS.
40 (41)
<4>
Inverted CMOS Driver
OUT3
(OUT4)
Affects Output Only when in CMOS Mode.
0 = Disable Inverted CMOS Driver (Default).
1 = Enable Inverted CMOS Driver.
40 (41)
<7:5>
Not Used.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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