參數(shù)資料
型號： AD9524BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 35/56頁
文件大?。?/td> 0K
描述： IC INTEGER-N CLCK GEN 48LFCSP
標(biāo)準(zhǔn)包裝： 1
類型： 時(shí)鐘/頻率發(fā)生器，扇出緩沖器（分配）
PLL： 是
主要目的： 以太網(wǎng)，光纖通道，SONET/SDH
輸入： CMOS
輸出： HSTL，LVCMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:6
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1GHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 48-LFCSP-VQ（7x7）
包裝： 托盤
相關(guān)產(chǎn)品： AD9524BCPZ-REEL7DKR-ND - IC INTEGER-N CLCK GEN 48LFCSP
AD9524BCPZ-REEL7CT-ND - IC INTEGER-N CLCK GEN 48LFCSP
AD9524/PCBZ-ND - BOARD EVAL FOR AD9524
AD9524BCPZ-REEL7TR-ND - IC INTEGER-N CLCK GEN 48LFCSP
AD9524
Data Sheet
Rev. E | Page 40 of 56
Addr
(Hex)
Register
Name
(MSB)
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
(LSB)
Bit 0
Default
Value
(Hex)
0x01D
PLL1 loop
filter zero
resistor control
Reserved
PLL1 loop filter, RZERO
0x00
Output PLL (PLL2)
0x0F0
PLL2 charge
pump control
PLL2 charge pump control
0x00
0x0F1
PLL2
feedback
N divider
control
A counter
B counter
0x04
0x0F2
PLL2 control
PLL2 lock
detector
power-
down
Reserved
Enable
frequency
doubler
Enable SPI
control of
antibacklash
pulse width
Antibacklash pulse
width control
PLL2 charge pump mode
0x03
0x0F3
VCO control
Reserved
Force release
of distribution
sync when
PLL2 is
unlocked
Reserved
Force
VCO to
midpoint
frequency
Calibrate VCO
(not auto-
clearing)
Reserved
0x00
0x0F4
VCO divider
control
Reserved
VCO
divider
power-
down
VCO divider
0x00
0x0F5
PLL2 loop
filter control
(9 bits)
Pole 2 resistor (RPOLE2)
Zero resistor (RZERO)
Pole 1 capacitor (CPOLE1)
0x00
0x0F6
Reserved
Bypass internal
RZERO resistor
0x00
0x0F9
Reserved
0x00
Clock Distribution
0x190
Reserved
0x00
0x196
Channel 0
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x00
0x197
10-bit channel divider[7:0] (LSB)
0x1F
0x198
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
0x199
Channel 1
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x20
0x19A
10-bit channel divider[7:0] (LSB)
0x1F
0x19B
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
0x19C
Channel 2
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x00
0x19D
10-bit channel divider[7:0] (LSB)
0x1F
0x19E
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
0x19F
Channel 3
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode[3:0]
0x20
0x1A0
10-bit channel divider[7:0] (LSB)
0x1F
0x1A1
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
0x1AE
Channel 4
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x00
0x1AF
10-bit channel divider[7:0] (LSB)
0x1F
0x1B0
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
0x1B1
Channel 5
control
Invert
divider
output
Ignore
sync
Power-
down
channel
Lower power
mode
Driver mode
0x20
0x1B2
10-bit channel divider[7:0] (LSB)
0x1F
0x1B3
Divider phase[5:0]
10-bit channel divider[9:8] (MSB)
0x04
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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AD9525BCPZ 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 High performance clock distributor Exter RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56
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