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參數(shù)資料
| 型號： | AD9550BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 18/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC INTEGER-N TRANSLATOR 32-LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時鐘/頻率轉(zhuǎn)換器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，GPON，SONET/SHD，T1/E1 |
| 輸入： | CMOS |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 810MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-WFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 32-LFCSP-WQ |
| 包裝： | 托盤 |
AD9550
Rev. 0 | Page 7 of 20
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
NOTES
1. NC = NO CONNECT.
2. EXPOSED DIE PAD MUST BE CONNECTED TO GND.
PIN 1
INDICATOR
1
Y4
2
Y5
3
A0
4
A1
5
A2
6
A3
7
REF
8
GND
24 GND
23 OUT2
22
21 VDD
20 LOCKED
19 LDO
18 VDD
17 LDO
9
N
C
1
0
N
C
1
G
N
D
1
2
1
3
O
M
1
4
O
M
0
1
5
R
E
S
E
T
1
6
F
IL
T
E
R
3
2
Y
3
1
Y
2
3
0
Y
1
2
9
Y
0
2
8
V
D
2
7
O
U
T
1
2
6
2
5
G
N
D
TOP VIEW
(Not to Scale)
AD9550
O
U
T
1
OUT2
O
M
2
0
90
57
-0
02
Figure 2. Pin Configuration
Table 5. Pin Function Descriptions
Pin No.
Mnemonic
Type1
Description
29, 30, 31,
32, 1, 2
Y0, Y1, Y2, Y3,
Y4, Y5
I
Control Pins. These pins select one of 52 preset output frequency combinations for OUT1 and
OUT2. Each pin has an internal 100 kΩ pull-up resistor.
3, 4, 5, 6
A0, A1, A2, A3
I
Control Pins. These pins select one of 15 preset input reference frequencies. Each pin has an
internal 100 kΩ pull-up resistor.
7
REF
I
Reference Clock Input. Connect this pin to a single-ended active clock input signal.
8, 11, 24, 25
GND
P
Ground.
9, 10
NC
No Connection. Make no external connection to these pins. Do not connect to GND or VDD.
12, 13, 14
OM2, OM1,
OM0
I
Control Pins. These pins select one of eight preset output configurations (see Table 10). Each pin
has an internal 40 kΩ pull-up resistor.
15
RESET
I
Reset Internal Logic. This is a digital input pin. This pin is active low with a 100 kΩ internal pull-up
resistor and resets the internal logic to default states (see the Automatic Power-On Reset section).
16
FILTER
I/O
Loop Filter Node for the PLL. Connect external loop filter components (see Figure 24) from this pin
to Pin 17 (LDO).
17, 19
LDO
P/O
LDO Decoupling Pins. Connect a 0.47 μF decoupling capacitor from each of these pins to ground.
18, 21, 28
VDD
P
Power Supply Connection: 3.3 V Supply. Pin 21 supplies the OUT2 driver and Pin 28 supplies the
OUT1 driver.
20
LOCKED
O
Locked Status Indicator for the PLL. Active high.
26, 22
OUT1, OUT2
O
Complementary Square Wave Clocking Outputs.
27, 23
OUT1, OUT2
O
Square Wave Clocking Outputs.
EP
Exposed Die Pad. The exposed die pad must be connected to GND.
1 I is input, I/O is input/output, O is output, P is power, and P/O is power/output.
2 N/A means not applicable.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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