參數(shù)資料
型號： AD9553BCPZ-REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 43/44頁
文件大?。?/td> 0K
描述： IC INTEGER-N CLCK GEN 32LFCSP
標(biāo)準(zhǔn)包裝： 1,500
類型： 時鐘/頻率轉(zhuǎn)換器
PLL： 是
主要目的： 以太網(wǎng)，GPON，SONET/SHD，T1/E1
輸入： CMOS，LVDS，晶體
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 810MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-WFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP（5x5）
包裝： 帶卷 (TR)
配用： AD9553/PCBZ-ND - BOARD EVAL FOR AD9553
AD9553
Rev. A | Page 8 of 44
SERIAL CONTROL PORT
Table 10.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CS
Input Logic 1 Voltage
1.6
V
Input Logic 0 Voltage
0.5
V
Input Logic 1 Current
0.03
A
Input Logic 0 Current
2
A
Input Capacitance
2
pF
SCLK
Input Logic 1 Voltage
1.6
V
Input Logic 0 Voltage
0.5
V
Input Logic 1 Current
2
A
Input Logic 0 Current
0.03
A
Input Capacitance
2
pF
SDIO
Input
Input Logic 1 Voltage
1.6
V
Input Logic 0 Voltage
0.5
V
Input Logic 1 Current
1
A
Input Logic 0 Current
1
A
Input Capacitance
2
pF
Output
Output Logic 1 Voltage
2.8
V
1 mA load current
Output Logic 0 Voltage
0.3
V
1 mA load current
SERIAL CONTROL PORT TIMING
Table 11.
Parameter
Limit
Unit
SCLK
Clock Rate, 1/t
CLK
50
MHz max
Pulse Width High, t
HIGH
3
ns min
Pulse Width Low, t
LOW
3
ns min
SDIO to SCLK Setup, t
DS
4
ns min
SCLK to SDIO Hold, t
DH
0
ns min
SCLK to Valid SDIO, t
DV
13
ns max
CS to SCLK Setup (tS) and Hold (tH)
0
ns min
CS Minimum Pulse Width High
6.4
ns min
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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