參數(shù)資料
型號(hào)： AD9627ABCPZ11-105
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 41/72頁(yè)
文件大?。?/td> 0K
描述： IC ADC 11BIT 105MSPS 64LFCSP
標(biāo)準(zhǔn)包裝： 1
位數(shù)： 11
采樣率（每秒）： 105M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 2
功率耗散（最大）： 650mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 托盤
輸入數(shù)目和類型： 4 個(gè)單端，單極；2 個(gè)差分，單極
AD9627-11
Rev. B | Page 46 of 72
Signal Monitor Period (Register 0x113 to Register 0x115)
Register 0x113, Bits[7:0]—Signal Monitor Period[7:0]
Register 0x114, Bits[7:0]—Signal Monitor Period[15:8]
Register 0x115, Bits[7:0]—Signal Monitor Period[23:16]
This 24-bit value sets the number of clock cycles over which the
signal monitor performs its operation. Although this register
defaults to 64 (0x40), the minimum value for this register is 128
(0x80) cycles. Writing values less than 128 can cause inaccurate
results.
Signal Monitor Result Channel A (Register 0x116 to
Register 0x118)
Register 0x116, Bits[7:0]—Signal Monitor Result
Channel A[7:0]
Register 0x117, Bits[7:0]—Signal Monitor Result
Channel A[15:8]
Register 0x118, Bits[7:4]—Reserved
Register 0x118, Bits[3:0]—Signal Monitor Result
Channel A[19:16]
This 20-bit value contains the result calculated by the signal
monitoring block for Channel A. The result is dependent on the
settings in Register 0x112[2:1].
Signal Monitor Result Channel B (Register 0x119 to
Register 0x11B)
Register 0x119, Bits[7:0]— Signal Monitor Result
Channel B[7:0]
Register 0x11A, Bits[7:0]—Signal Monitor Result
Channel B[15:8]
Register 0x11B, Bits[7:4]—Reserved
Register 0x11B, Bits[3:0]—Signal Monitor Result
Channel B[19:16]
This 20-bit value contains the result calculated by the signal
monitoring block for Channel B. The result is dependent on the
settings in Register 0x112[2:1].
OBSOLETE
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PDF描述
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參數(shù)描述
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AD9627BCPZ-105 制造商:Analog Devices 功能描述:ADC Dual Pipelined 105Msps 12-bit Parallel/LVDS 64-Pin LFCSP EP
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