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參數(shù)資料
| 型號： | ADF4193BCPZ-RL |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | XO, clock |
| 英文描述： | Low Phase Noise, Fast Settling PLL Frequency Synthesizer |
| 中文描述： | PLL FREQUENCY SYNTHESIZER, 3500 MHz, QCC32 |
| 封裝： | 5 X 5 MM, ROHS COMPLIANT, MO-220VHHD-2, LFCSP-32 |
| 文件頁數(shù)： | 18/28頁 |
| 文件大?。?/td> | 437K |
| 代理商： | ADF4193BCPZ-RL |
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ADF4193
FUNCTION REGISTER (R3)
Rev. B | Page 18 of 28
0
DB15
0
DB14
0
DB13
0
DB12
0
DB11
0
DB10
0
DB9
0
DB8
0
DB7
0
DB6
1
DB5
F3
DB4
1
DB3
F1
DB2
C3 (0)
DB1
C2 (1)
DB0
C1 (1)
P
P
R
C
RESERVED
CONTROL
BITS
0
1
F1
NEGATIVE
POSITIVE
PFD POLARITY
0
1
F3
CPO/CPO GND
NORMAL
CPO GND
Figure 32. Function Register (R3)
R3, the function register (C3, C2, C1 set to 0, 1, 1, respectively),
only needs to be programmed during the initialization sequence
(see Table 8).
CPO GND
When the CPO GND bit is low, the charge pump outputs are
internally pulled to ground. This is invoked during the
initialization sequence to discharge the loop filter capacitors.
For normal operation, this bit should be high.
PFD Polarity
This bit should be set to 1 for positive polarity and set to 0 for
negative polarity.
Reserved Bits
The Bit DB15 to Bit DB6 are reserved bits and should be
programmed to hex code 001, and Reserved Bit DB4 should be
set to 1.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADF4193BCPZ-RL7 | Low Phase Noise, Fast Settling PLL Frequency Synthesizer |
| ADF4207BRU | Dual RF PLL Frequency Synthesizers |
| ADF4208BRU | Dual RF PLL Frequency Synthesizers |
| ADF4206 | Dual RF PLL Frequency Synthesizers |
| ADF4206BRU | Dual RF PLL Frequency Synthesizers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ADF4193SP1BCPZ | 制造商:Analog Devices 功能描述: |
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