ADG714 TIMING CHARACTERISTICS1, 2 Parameter Limit at T
參數(shù)資料
型號(hào)： ADG715BRUZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 12/16頁(yè)
文件大小： 0K
描述： IC SWITCH OCTAL SPST 24TSSOP
產(chǎn)品培訓(xùn)模塊： iCMOS™ Switches and Multiplexers for Data Acquisition
Switch Fundamentals
標(biāo)準(zhǔn)包裝： 62
功能： 開(kāi)關(guān)
電路： 8 x SPST - NO
導(dǎo)通狀態(tài)電阻： 4.5 歐姆
電壓電源： 單/雙電源
電壓 - 電源，單路/雙路(±)： 2.7 V ~ 5.5 V，±2.5V
電流 - 電源： 10µA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 管件
產(chǎn)品目錄頁(yè)面： 803 (CN2011-ZH PDF)
ADG714/ADG715
–5–
REV.
ADG714 TIMING CHARACTERISTICS1, 2
Parameter
Limit at TMIN, TMAX
Unit
Conditions/Comments
fSCLK
30
MHz max
SCLK Cycle Frequency
t1
33
ns min
SCLK Cycle Time
t2
13
ns min
SCLK High Time
t3
13
ns min
SCLK Low Time
t4
0
ns min
SYNC to SCLK Rising Edge Setup Time
t5
5
ns min
Data Setup Time
t6
4.5
ns min
Data Hold Time
t7
0
ns min
SCLK Falling Edge to
SYNC Rising Edge
t8
33
ns min
Minimum
SYNC High Time
t9
3
20
ns max
SCLK Rising Edge to DOUT Valid
NOTES
1See Figure 1.
2All input signals are specied with tr = tf = 5 ns (10% to 90% of V
DD) and timed from a voltage level of (V IL + VIH)/2.
3C
L = 20 pF, RL = 1 k
Ω.
Specications subject to change without notice.
SCLK
SYNC
DIN
DOUT
t8
t4
t6
t5
t2
t3
t1
t7
t9
DB0
DB7
DB7*
DB6*
DB2*
DB1*
DB0*
*DATA FROM PREVIOUS WRITE CYCLE
Figure 1. 3-Wire Serial Interface Timing Diagram
(VDD = 2.7 V to 5.5 V. All specications –40 C to +85 C unless otherwise noted.)
C
相關(guān)PDF資料
PDF描述
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VE-B6F-IY-B1 CONVERTER MOD DC/DC 72V 50W
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GRM319R71C224KA01D CAP CER 0.22UF 16V 10% X7R 1206
GRM31MR72A823KA01L CAP CER 0.082UF 100V X7R 1206
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參數(shù)描述
ADG715BRUZ-REEL 功能描述:IC SWITCH OCTAL SPST 24TSSOP RoHS:是 類別:集成電路 (IC) >> 接口 - 模擬開(kāi)關(guān)，多路復(fù)用器，多路分解器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:- 功能:多路復(fù)用器 電路:1 x 4:1 導(dǎo)通狀態(tài)電阻:- 電壓電源:雙電源 電壓 - 電源，單路/雙路(±):±5V 電流 - 電源:7mA 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:16-SOIC 包裝:帶卷 (TR)
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