參數(shù)資料
型號： ADN2804ACPZ-RL7
廠商： Analog Devices Inc
文件頁數(shù)： 23/24頁
文件大?。?/td> 0K
描述： IC CLK/DATA REC 622MBPS 32-LFCSP
標(biāo)準(zhǔn)包裝： 1,500
類型： 時鐘和數(shù)據(jù)恢復(fù)（CDR），多路復(fù)用器
PLL： 是
主要目的： SONET/SDH
輸入： CML
輸出： LVDS
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ（5x5）
包裝： 帶卷 (TR)
ADN2804
Data Sheet
Rev. C | Page 8 of 24
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
058
01-
0
04
TEST1 1
VCC 2
VREF 3
PIN 1
INDIC ATOR
TOP VIEW
(Not to Scale)
24 VCC
23 VEE
22 LOS
21 SDA
32
T
EST
2
20 SCK
19 SADDR5
18 VCC
17 VEE
T
HRAD
J
9
R
E
FC
LK
P
1
0
RE
F
CL
KN
11
VC
C
1
2
V
EE
1
3
CF
21
4
CF
11
5
LO
L
1
6
NIN 4
PIN 5
SLICEP 6
SLICEN 7
VEE 8
31
V
C
30
V
E
29
D
A
TA
O
U
T
P
28
D
A
TA
O
U
T
N
27
S
Q
U
E
L
C
H
26
CL
KO
UT
P
25
CL
KO
UT
N
ADN2804*
* THERE IS AN EXPOSED PAD ON THE BOTTOM OF
THE PACKAGE THAT MUST BE CONNECTED TO GND.
Figure 5. Pin Configuration
Table 5. Pin Function Descriptions
Pin No.
Mnemonic
Description
1
TEST1
Connect to VCC.
2
VCC
P
Power for Limiting Amplifier, LOS.
3
VREF
AO
Internal VREF Voltage. Decouple to GND with a 0.1 μF capacitor.
4
NIN
AI
Differential Data Input. CML.
5
PIN
AI
Differential Data Input. CML.
6
SLICEP
AI
Differential Slice Level Adjust Input.
7
SLICEN
AI
Differential Slice Level Adjust Input.
8
VEE
P
GND for Limiting Amplifier, LOS.
9
THRADJ
AI
LOS Threshold Setting Resistor.
10
REFCLKP
DI
Differential REFCLK Input. 10 MHz to 160 MHz.
11
REFCLKN
DI
Differential REFCLK Input. 10 MHz to 160 MHz.
12
VCC
P
VCO Power.
13
VEE
P
VCO GND.
14
CF2
AO
Frequency Loop Capacitor.
15
CF1
AO
Frequency Loop Capacitor.
16
LOL
DO
Loss-of-Lock Indicator. LVTTL active high.
17
VEE
P
FLL Detector GND.
18
VCC
P
FLL Detector Power.
19
SADDR5
DI
Slave Address Bit 5.
20
SCK
DI
I2C Clock Input.
21
SDA
DI
I2C Data Input.
22
LOS
DO
Loss-of-Signal Detect Output. Active high. LVTTL.
23
VEE
P
Output Buffer, I2C GND.
24
VCC
P
Output Buffer, I2C Power.
25
CLKOUTN
DO
Differential Recovered Clock Output. LVDS.
26
CLKOUTP
DO
Differential Recovered Clock Output. LVDS.
27
SQUELCH
DI
Disable Clock and Data Outputs. Active high. LVTTL.
28
DATAOUTN
DO
Differential Recovered Data Output. LVDS.
29
DATAOUTP
DO
Differential Recovered Data Output. LVDS.
30
VEE
P
Phase Detector, Phase Shifter GND.
31
VCC
P
Phase Detector, Phase Shifter Power.
32
TEST2
Connect to VCC.
Exposed Pad
Pad
P
Connect to GND.
1 Type: P = power, AI = analog input, AO = analog output, DI = digital input, DO = digital output.
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PDF描述
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