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參數(shù)資料
| 型號： | ADSP-21060CZ-160 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 20/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 240CQFP |
| 產品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機接口，連接端口，串行端口 |
| 時鐘速率： | 40MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 5.00V |
| 電壓 - 核心： | 5.00V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 240-CBFQFP 裸露焊盤 |
| 供應商設備封裝： | 240-CQFP（32x32） |
| 包裝： | 托盤 |
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ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
Rev. F
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March 2008
Synchronous Read/Write—Bus Master
Use these specifications for interfacing to external memory sys-
tems that require CLKIN—relative timing or for accessing a
slave ADSP-2106x (in multiprocessor memory space). These
synchronous switching characteristics are also valid during
asynchronous memory reads and writes except where noted (see
Bus Master on Page 26). When accessing a slave ADSP-2106x,
these switching characteristics must meet the slave’s timing
requirements for synchronous read/writes (see Synchronous
Read/Write—Bus Slave on Page 29). The slave ADSP-2106x
must also meet these (bus master) timing requirements for data
and acknowledge setup and hold times.
Table 16. Synchronous Read/Write—Bus Master
5 V and 3.3 V
Unit
Parameter
Min
Max
Timing Requirements
tSSDATI
Data Setup Before CLKIN
3 + DT/8
ns
tHSDATI
Data Hold After CLKIN
3.5 – DT/8
ns
tDAAK
ACK Delay After Address, Selects1, 2
14 + 7DT/8 + W
ns
tSACKC
ACK Setup Before CLKIN2
6.5 + DT/4
ns
tHACK
ACK Hold After CLKIN
–1 – DT/4
ns
Switching Characteristics
tDADRO
Address, MSx, BMS, SW Delay After CLKIN1
7 – DT/8
ns
tHADRO
Address, MSx, BMS, SW Hold After CLKIN
–1 – DT/8
ns
tDPGC
PAGE Delay After CLKIN
9 + DT/8
16 + DT/8
ns
tDRDO
RD High Delay After CLKIN
–2 – DT/8
4 – DT/8
ns
tDWRO
WR High Delay After CLKIN
–3 – 3DT/16
4 – 3DT/16
ns
tDRWL
RD/WR Low Delay After CLKIN
8 + DT/4
12.5 + DT/4
ns
tSDDATO
Data Delay After CLKIN
19 + 5DT/16
ns
tDATTR
Data Disable After CLKIN3
0 – DT/8
7 – DT/8
ns
tDADCCK
ADRCLK Delay After CLKIN
4 + DT/8
10 + DT/8
ns
tADRCK
ADRCLK Period
tCK
ns
tADRCKH
ADRCLK Width High
(tCK/2 – 2)
ns
tADRCKL
ADRCLK Width Low
(tCK/2 – 2)
ns
1 The falling edge of MSx, SW, BMS is referenced.
2 ACK delay/setup: user must meet tDAAK or tDSAK or synchronous specification tSAKC for deassertion of ACK (low), all three specifications must be met for assertion of ACK
(high).
3 See Example System Hold Time Calculation on Page 47 for calculation of hold times given capacitive and dc loads.
相關PDF資料 |
PDF描述 |
|---|---|
| VI-B5F-CY-F2 | CONVERTER MOD DC/DC 72V 50W |
| TAP107K010CRS | CAP TANT 100UF 10V 10% RADIAL |
| VI-B5D-CY-F2 | CONVERTER MOD DC/DC 85V 50W |
| ADSP-21060CZ-133 | IC DSP CONTROLLER 32BIT 240CQFP |
| GBC22DRES | CONN EDGECARD 44POS .100 EYELET |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ADSP-21060CZ-160 | 制造商:Analog Devices 功能描述:Digital Signal Processor IC Supply Volta |
| ADSP-21060CZZ-133 | 制造商:Analog Devices 功能描述:DSP Floating-Point 32-Bit 33MHz 240-Pin CQFP 制造商:Analog Devices 功能描述:DSP FLOATING PT 32BIT 33MHZ 240CQFP - Trays |
| ADSP-21060CZZ-160 | 制造商:Analog Devices 功能描述:DSP Floating-Point 32-Bit 40MHz 40MIPS 240-Pin CQFP 制造商:Analog Devices 功能描述:DSP FLOATING PT 32BIT 40MHZ 40MIPS 240CQFP - Trays |
| ADSP-21060DW-160 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| ADSP-21060KB-160 | 功能描述:IC DSP CONTROLLER 32BIT 225BGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI，以太網，RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
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