參數(shù)資料
型號(hào)： ADSP-21060KSZ-133
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 36/64頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 240-MQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 33MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 5.00V
電壓 - 核心： 5.00V
工作溫度： 0°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 240-BFQFP 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 240-MQFP-EP（32x32）
包裝： 托盤(pán)
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
Rev. F
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March 2008
Figure 24. Link Ports—Receive
CLKIN
LCLK
LDAT(3:0)
LACK
LCLK 1x
OR
LCLK 2x
CLKIN
LDAT(3:0)
LACK (IN)
LCLK 1x
OR
LCLK 2x
LDAT(3:0)
LACK (OUT)
THE
t
SLACH REQUIREMENT APPLIES TO THE RISING EDG E O F LCLK ONLY FO R THE FIRST NIBBLE TRANSMITTED.
CLKIN
TRANSMIT
tDLDCH
tHLDCH
tDLCLK
tLCLKTWH
tLCLKTWL
tSLACH
tHLACH
tDLACLK
tSLDCL
tHLDCL
tLCLKRWH
tDLAHC
tDLALC
LINK PORT ENABLE OR THREE-STATE TAKES EFFECT 2 CYCLES AFTER A WRITE TO A LINK PORT CONTROL REGISTER.
tENDLK
tTDLK
RECEIVE
LINK PORT ENABLE/THREE-STATE DELAY FROM INSTRUCTION
tLCLKRWL
tLCLKIW
CLKIN
tSLCK
tHLCK
LINK PORT INTERRUPT SETUP TIME
LCLK
LAST NIBBLE
TRANSMITTED
FIRST NIBBLE
TRANSMITTED
LCLK INACTIVE
(HIGH)
OUT
IN
LACK
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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