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參數(shù)資料
| 型號(hào)： | ADSP-21060LAB-160 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 33/64頁 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 225BGA |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | 主機(jī)接口，連接端口，串行端口 |
| 時(shí)鐘速率： | 40MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 225-BBGA |
| 供應(yīng)商設(shè)備封裝： | 225-PBGA |
| 包裝： | 托盤 |
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ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
Rev. F
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March 2008
Link Ports —2 × CLK Speed Operation
Calculation of link receiver data setup and hold relative to link
clock is required to determine the maximum allowable skew
that can be introduced in the transmission path between
LDATA and LCLK. Setup skew is the maximum delay that can
be introduced in LDATA relative to LCLK:
Setup Skew = tLCLKTWH min – tDLDCH – tSLDCL
Hold skew is the maximum delay that can be introduced in
LCLK relative to LDATA:
Hold Skew = tLCLKTWL min – tHLDCH – tHLDCL
Calculations made directly from 2 speed specifications will
result in unrealistically small skew times because they include
multiple tester guardbands.
Note that link port transfers at 2× CLK speed at 40 MHz
(tCK = 25 ns) may fail. However, 2× CLK speed link port trans-
fers at 33 MHz (tCK = 30 ns) work as specified.
Table 25. Link Port Service Request Interrupts:1
u and 2u Speed Operations
5 V
3.3 V
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSLCK
LACK/LCLK Setup Before CLKIN Low1
10
ns
tHLCK
LACK/LCLK Hold After CLKIN Low1
22ns
1 Only required for interrupt recognition in the current cycle.
Table 26. Link Ports—Receive
5 V
3.3 V
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSLDCL
Data Setup Before LCLK Low
2.5
2.25
ns
tHLDCL
Data Hold After LCLK Low
2.25
ns
tLCLKIW
LCLK Period (2
u Operation)
tCK/2
ns
tLCLKRWL
LCLK Width Low1
4.5
5.25
ns
tLCLKRWH
LCLK Width High2
4.25
4
ns
Switching Characteristics
tDLAHC
LACK High Delay After CLKIN High3
18 + DT/2
28.5 + DT/2
18 + DT/2
29.5 + DT/2
ns
tDLALC
LACK Low Delay After LCLK High4
616
6
16
ns
1 For ADSP-21060L, specification is 5 ns min.
2 For ADSP-21062, specification is 4 ns min, for ADSP-21060LC, specification is 4.5 ns min.
3 LACK goes low with t
DLALC relative to rise of LCLK after first nibble, but does not go low if the receiver’s link buffer is not about to fill.
4 For ADSP-21060L, specification is 6 ns min, 18 ns max. For ADSP-21060C, specification is 6 ns min, 16.5 ns max. For ADSP-21060LC, specification is 6 ns min, 18.5 ns max.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| REC3-1215DRW/H/B | CONV DC/DC 3W 9-18VIN +/-15VOUT |
| TAJY107K016A | CAP TANT 100UF 16V 10% 2917 |
| 1140-271K-RC | CHOKE RF RADIAL 270UH 10% |
| VJ1206Y183KBLAT4X | CAP CER 0.018UF 630V X7R 1206 |
| ADSP-21060LKB-160 | IC DSP CONTROLLER 32BIT 225 BGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ADSP-21060LC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ADSP-21060C/ADSP-21060LC: Industrial Sharc?DSP Microcomputer Family Data Sheet (Rev. B. 10/00) |
| ADSP-21060LCB-133 | 功能描述:IC DSP CONTROLLER 32BIT 225BGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| ADSP-21060LCBZ-133 | 功能描述:IC DSP CONTROLLER 32BIT 225PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| ADSP-21060LCW-133 | 制造商:Analog Devices 功能描述:DSP Floating-Point 32-Bit 33MHz 33MIPS 240-Pin CQFP 制造商:Rochester Electronics LLC 功能描述:SHARC IND.,3V,33MHZ CQFP HEAT SLUG DOWN - Bulk |
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