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參數(shù)資料
| 型號： | ADSP-21489BSWZ-4A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 40/68頁 |
| 文件大小： | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 100LQFP |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | EBI/EMI，DAI，I²C，SPI，SPORT，UART/USART |
| 時鐘速率： | 400MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.10V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應商設備封裝： | 100-LQFP-EP（14x14） |
| 包裝： | 托盤 |
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Rev. B
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March 2013
Pulse-Width Modulation Generators (PWM)
The following timing specifications apply when the
ADDR23–8/DPI_14–1 pins are configured as PWM.
S/PDIF Transmitter
Serial data input to the S/PDIF transmitter can be formatted as
left-justified, I2S, or right-justified with word widths of 16, 18,
20, or 24 bits. The following sections provide timing for the
transmitter.
S/PDIF Transmitter-Serial Input Waveforms
Figure 30 shows the right-justified mode. Frame sync is high for
the left channel and low for the right channel. Data is valid on
the rising edge of serial clock. The MSB is delayed the minimum
in 24-bit output mode or the maximum in 16-bit output mode
from a frame sync transition, so that when there are 64 serial
clock periods per frame sync period, the LSB of the data is right-
justified to the next frame sync transition.
Table 43. Pulse-Width Modulation (PWM) Timing
Parameter
Min
Max
Unit
Switching Characteristics
tPWMW
PWM Output Pulse Width
tPCLK – 2
(216 – 2) × tPCLK
ns
tPWMP
PWM Output Period
2 × tPCLK – 1.5
(216 – 1) × tPCLK
ns
Figure 29. PWM Timing
PWM
OUTPUTS
tPWMW
tPWMP
Table 44. S/PDIF Transmitter Right-Justified Mode
Parameter
Nominal
Unit
Timing Requirement
tRJD
Frame Sync to MSB Delay in Right-Justified Mode
16-Bit Word Mode
18-Bit Word Mode
20-Bit Word Mode
24-Bit Word Mode
16
14
12
8
SCLK
Figure 30. Right-Justified Mode
MSB
LEFT/RIGHT CHANNEL
LSB
MSB–1 MSB–2
LSB+2
LSB+1
DAI_P20–1
FS
DAI_P20–1
SCLK
DAI_P20–1
SDATA
tRJD
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