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參數(shù)資料
| 型號： | ADSP-BF516KSWZ-4F4 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 43/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 16/32B 400MHZ 176LQFP |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | Blackfin® |
| 類型： | 定點(diǎn) |
| 接口： | 以太網(wǎng)，I²C，PPI，RSI，SPI，SPORT，UART/USART |
| 時鐘速率： | 400MHz |
| 非易失內(nèi)存： | 閃存（4Mb） |
| 芯片上RAM： | 116kB |
| 電壓 - 輸入/輸出： | 1.8V，2.5V，3.3V |
| 電壓 - 核心： | 1.30V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 176-LQFP-EP（24x24） |
| 包裝： | 托盤 |
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Rev. B
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January 2011
ADSP-BF512/BF512F, BF514/BF514F, BF516/BF516F, BF518/BF518F
Table 47. 10/100 Ethernet MAC Controller Timing: MII/RMII Asynchronous Signal
Parameter
Min
Max
Unit
Timing Requirements
tECOLH
COL Pulse Width High1
tETxCLK × 1.5
tERxCLK × 1.5
ns
tECOLL
COL Pulse Width Low1
tETxCLK × 1.5
tERxCLK × 1.5
ns
tECRSH
CRS Pulse Width High
2
tETxCLK × 1.5
ns
tECRSL
CRS Pulse Width Low2
tETxCLK × 1.5
ns
1 MII/RMII asynchronous signals are COL, CRS. These signals are applicable in both MII and RMII modes. The asynchronous COL input is synchronized separately to both
the ETxCLK and the ERxCLK, and must have a minimum pulse width high or low at least 1.5 times the period of the slower of the two clocks.
2 The asynchronous CRS input is synchronized to the ETxCLK, and must have a minimum pulse width high or low at least 1.5 times the period of ETxCLK.
Figure 35. 10/100 Ethernet MAC Controller Timing: Asynchronous Signal
Table 48. 10/100 Ethernet MAC Controller Timing: MII Station Management
Parameter
1
Min
Max
Unit
Timing Requirements
tMDIOS
MDIO Input Valid to MDC Rising Edge (Setup)
11.5
ns
tMDCIH
MDC Rising Edge to MDIO Input Invalid (Hold)
0
ns
Switching Characteristics
tMDCOV
MDC Falling Edge to MDIO Output Valid
25
ns
tMDCOH
MDC Falling Edge to MDIO Output Invalid (Hold)
–1.25
ns
1 MDC/MDIO is a 2-wire serial bidirectional port for controlling one or more external PHYs. MDC is an output clock whose minimum period is programmable as a multiple
of the system clock SCLK. MDIO is a bidirectional data line.
Figure 36. 10/100 Ethernet MAC Controller Timing: MII Station Management
MIICRS, COL
tECRSH
tECOLH
tECRSL
tECOLL
MDIO (INPUT)
MDIO (OUTPUT)
MDC (OUTPUT)
tMDIOS
tMDCOH
tMDCIH
tMDCOV
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