參數(shù)資料
型號(hào)： ADSP-BF534BBCZ-5A
廠商： Analog Devices Inc
文件頁數(shù)： 32/68頁
文件大小： 0K
描述： IC DSP CTLR 16BIT 182CSPBGA
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： CAN，SPI，SSP，TWI，UART
時(shí)鐘速率： 500MHz
非易失內(nèi)存： 外部
芯片上RAM： 132kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.26V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 182-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 182-CSPBGA（12x12）
包裝： 托盤
Rev. J
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Page 38 of 68
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February 2014
Serial Port Timing
through Figure 23 on Page 41 describe serial port operations.
Table 30. Serial Ports—External Clock
Parameter
Min
Max
Unit
Timing Requirements
tSFSE
TFSx/RFSx Setup Before TSCLKx/RSCLKx1
3.0
ns
tHFSE
TFSx/RFSx Hold After TSCLKx/RSCLKx
1
3.0
ns
tSDRE
Receive Data Setup Before RSCLKx
1
3.0
ns
tHDRE
Receive Data Hold After RSCLKx
1
3.0
ns
tSCLKEW
TSCLKx/RSCLKx Width
4.5
ns
tSCLKE
TSCLKx/RSCLKx Period
15.0
ns
tSUDTE
Start-Up Delay From SPORT Enable To First External TFSx2
4.0 × tSCLKE
ns
tSUDRE
Start-Up Delay From SPORT Enable To First External RFSx
4.0 × tSCLKE
ns
Switching Characteristics
tDFSE
TFSx/RFSx Delay After TSCLKx/RSCLK (Internally Generated TFSx/RFSx)
3
10.0
ns
tHOFSE
TFSx/RFSx Hold After TSCLKx/RSCLK (Internally Generated TFSx/RFSx)2
0ns
tDDTE
Transmit Data Delay After TSCLKx2
10.0
ns
tHDTE
Transmit Data Hold After TSCLKx2
0ns
1 Referenced to sample edge.
2 Verified in design but untested. After being enabled, the serial port requires external clock pulses—before the first external frame sync edge—to initialize the serial port.
3 Referenced to drive edge.
Table 31. Serial Ports—Internal Clock
2.25 V
V
DDEXT < 2.70 V
or
0.80 V
V
DDINT < 0.95 V
1
2.70 V
V
DDEXT 3.60 V
and
0.95 V
V
DDINT 1.43 V
2, 3
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tSFSI
TFSx/RFSx Setup Before TSCLKx/RSCLKx4
8.5
8.0
ns
tHFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx4
–1.5
ns
tSDRI
Receive Data Setup Before RSCLKx
8.5
8.0
ns
tHDRI
Receive Data Hold After RSCLKx
–1.5
ns
Switching Characteristics
tDFSI
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated
TFSx/RFSx)
5
3.0
ns
tHOFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated
TFSx/RFSx)
1.0
ns
tDDTI
Transmit Data Delay After TSCLKx
3.0
ns
tHDTI
Transmit Data Hold After TSCLKx
1.0
ns
tSCLKIW
TSCLKx/RSCLKx Width
4.5
ns
1 Applies to all nonautomotive-grade devices when operated within either of these voltage ranges.
2 Applies to all nonautomotive-grade devices when operated within these voltage ranges.
3 All automotive-grade devices are within these specifications.
4 Referenced to sample edge.
5 Referenced to drive edge.
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