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參數(shù)資料
| 型號： | ADV212BBCZRL-150 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 5/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CODEC VID JPEG 2000 144CSPBGA |
| 標準包裝： | 1 |
| 系列： | Wavescale® |
| 類型： | JPEG2000 視頻編解碼器 |
| 分辨率（位）： | 16 b |
| 三角積分調(diào)變： | 無 |
| 電壓 - 電源，模擬： | 1.5V，3.3V |
| 電壓 - 電源，數(shù)字： | 1.5V，3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 144-CSPBGA（13x13） |
| 包裝： | 標準包裝 |
| 產(chǎn)品目錄頁面： | 776 (CN2011-ZH PDF) |
| 配用： | ADV212-HD-EB-ND - BOARD EVALUATION FOR ADV212-HD |
| 其它名稱： | ADV212BBCZRL-150DKR |
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ADV212
Rev. B | Page 13 of 44
EXTERNAL DMA MODE—FIFO READ, BURST MODE
Table 9.
Parameter
Mnemonic
Min
Typ
Max
Unit
DREQ Pulse Width1
DREQPULSE
1 JCLK 2
15 JCLK2
ns
RD to DREQ Deassert (DR × PULS = 0)
t
DREQRTN
2.5 JCLK2
3.5 × JCLK + 7.52
ns
DACK to RD Setup
t
DACKSU
0
ns
RD to Data Valid
tRD
2.5
9.7
ns
Data Hold
tHD
2.5
ns
RD Assert Pulse Width
RDLOW
1.5 JCLK2
ns
RD Deassert Pulse Width
RDHIGH
1.5 JCLK2
ns
RD Deassert to Next DREQ
t
DREQWAIT
2.5 JCLK2
3.5 × JCLK + 7.52
ns
RD Deassert to DACK Deassert
t
RD_DACK
0
ns
1
Applies to assigned DMA channel if EDMOD0 or EDMOD1 <14:11> is programmed to a nonzero value.
2
For a definition of JCLK, see Figure 32.
DREQ
DACK
HDATA
0
1
13
14
15
tDACK
SU
tDREQ
WAIT
tDREQ
PULSE
tRD
tHD
tRD_DACK
RD
RDLOW
RDHIGH
06389-
025
Figure 16. Burst Read Cycle for DREQ/DACK DMA Mode for Assigned DMA Channel
(EMOD0/EDMOD1[14:11] Not Programmed to a Value of 0
DREQ
DACK
HDATA
0
1
13
14
15
tDACK
SU
tDREQ
WAIT
tDREQ
RTN
tRD
tHD
tRD_DACK
RD
RDLOW
RDHIGH
06389-
026
Figure 17. Burst Read Cycle for DREQ/DACK DMA Mode for Assigned DMA Channel
(EMOD0/EDMOD1[14:11] Programmed to a Value of 0000)
DREQ
DACK
RDFB
tDACK
SU
tHD
tDREQ
WAIT
HDATA
0
1
13
14
15
tRD
tDREQ
RTN
tRD_DACK
06389-
027
Figure 18. Burst Read Cycle for Fly-By DMA Mode
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