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參數(shù)資料
| 型號： | AGL030V2-FQNG48 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 768 CLBS, 30000 GATES, QCC48 |
| 封裝： | GREEN, QFN-48 |
| 文件頁數(shù)： | 40/216頁 |
| 文件大?。?/td> | 6519K |
| 代理商： | AGL030V2-FQNG48 |
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IGLOO DC and Switching Characteristics
2- 120
Advance v0.5
Advance v0.6
(November 2007)
The "Timing Model" was updated to be consistent with the revised timing
numbers.
All AC Loading figures for single-ended I/O standards were changed from
Datapaths at 35 pF to 5 pF.
N/A
The "1.2 V LVCMOS (JESD8-12A)" section is new.
This document was previously in datasheet Advance v0.7. As a result of
moving to the handbook format, Actel has restarted the version numbers. The
new version number is Advance v0.1.
N/A
Advance v0.6
(continued)
Table 2-4 IGLOO CCC/PLL Specification and Table 2-5 IGLOO CCC/PLL
Specification were updated.
2-19,
2-20
The former Table 2-16 Maximum I/O Frequency for Single-Ended and
Differential I/Os in All Banks in IGLOO Devices (maximum drive strength and
high slew selected) was removed.
N/A
The "During Flash*Freeze Mode" section was updated to include information
about the output of the I/O to the FPGA core
.
2-57
Table 2-31 Flash*Freeze Pin Location in IGLOO Family Packages (device-
independent) was updated to add UC81 and CS281. Flash*Freeze pins were
assigned for CS81, CS121, and CS196.
2-61
Figure 2-40 Flash*Freeze Mode Type 2 – Timing Diagram was updated to
modify the LSICC Signal.
2-55
Information regarding calculation of the quiescent supply current was added
to the "Quiescent Supply Current" section.
3-6
Table
3-8 Quiescent
Supply
Current
(IDD)
Characteristics,
IGLOO
Flash*Freeze Mode was updated.
3-6
Table 3-9 Quiescent Supply Current (IDD) Characteristics, IGLOO Sleep Mode
(VCC = 0 V) was updated.
3-6
Table 3-11 Quiescent Supply Current (IDD), No IGLOO Flash*Freeze Mode1
was updated.
3-7
Table 3-115 Minimum and Maximum DC Input and Output Levels was
updated.
3-58
Table 3-156 JTAG 1532 was updated and Table 3-155 JTAG 1532 is new.
3-104
Advance v0.3
(August 2007)
The "Power Conservation Techniques" section was updated to recommend
that unused I/O signals be left floating.
2-51
Advance v0.2
(July 2007)
The CS81 and CS121 packages were added to Table 2-31 Flash*Freeze Pin
Location in IGLOO Family Packages (device-independent).
2-61
Advance v0.1
The TJ parameter in Table 3-2 Recommended Operating Conditions was
changed to TA, ambient temperature, and table notes 4–6 were added.
3-2
Previous Version
Changes in Current Version (Advance v0.5)
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相關PDF資料 |
PDF描述 |
|---|---|
| AGL030V5-FQN48 | FPGA, 768 CLBS, 30000 GATES, QCC48 |
| AGL030V5-FQNG48 | FPGA, 768 CLBS, 30000 GATES, QCC48 |
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| AGL10002-FFG144 | FPGA, 1000000 GATES, 200 MHz, PBGA144 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| AGL030V2-FUC144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL030V2-FUC144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL030V2-FUC144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL030V2-FUCG144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
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