- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄294981 > AGL10005-FG144 FPGA, 1000000 GATES, 250 MHz, PBGA144 PDF資料下載
參數(shù)資料
| 型號： | AGL10005-FG144 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, 250 MHz, PBGA144 |
| 封裝： | 13 X 13 MM, 1 MM PITCH, FBGA-144 |
| 文件頁數(shù)： | 173/204頁 |
| 文件大小： | 2800K |
| 代理商： | AGL10005-FG144 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁當(dāng)前第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁
IGLOO Low-Power Flash FPGAs with Flash*Freeze Technology
2- 56
Advanced v0.1
User I/O Naming Convention
Due to the comprehensive and flexible nature of IGLOO device user I/Os, a naming scheme is used to show the details
of each I/O (Figure 2-41 and Figure 2-42 on page 2-57). The name identifies to which I/O bank it belongs, as well as
pairing and pin polarity for differential I/Os.
I/O Nomenclature = FF/Gmn/IOuxwBy
Gmn is only used for I/Os that also have CCC access—i.e., global pins.
FF
= Indicates the I/O dedicated for the Flash*Freeze mode activation pin
G= Global
m
= Global pin location associated with each CCC on the device: A (northwest corner), B (northeast corner), C (east
middle), D (southeast corner), E (southwest corner), and F (west middle)
n
= Global input MUX and pin number of the associated Global location m, either A0, A1, A2, B0, B1, B2, C0, C1, or
C2. Figure 2-15 on page 2-17 shows the three input pins per clock source MUX at CCC location m.
u
= I/O pair number in the bank, starting at 00 from the northwest I/O bank and proceeding in a clockwise direction
x
= P or U (Positive), N or V (Negative) for differential pairs, or R (Regular—single-ended) for the I/Os that support
single-ended and voltage-referenced I/O standards only.
w
= D (Differential Pair), P (Pair), or S (Single-Ended). D (Differential Pair) if both members of the pair are bonded
out to adjacent pins or are separated only by one GND or NC pin; P (Pair) if both members of the pair are
bonded out but do not meet the adjacency requirement; or S (Single-Ended) if the I/O pair is not bonded out.
For Differential (D) pairs, adjacency for ball grid packages means only vertical or horizontal. Diagonal
adjacency does not meet the requirements for a true differential pair.
B
= Bank
y
= Bank number (0–3). The Bank number starts at 0 from the northwest I/O bank and proceeds in a clockwise
direction.
Note: The AGL030 device does not support a PLL (VCOMPLF and VCCPLF pins).
Figure 2-41 Naming Conventions of IGLOO Devices with Two I/O Banks – Top View
CCC
"A"
CCC
"E"
CCC/PLL
"F"
CCC
"B"
CCC
"D"
CCC
"C"
AGL030
AGL060
AGL125
GND
VCC
GND
VCCIB1
VCC
GND
VCCIB0
Bank 1
Bank 0
Bank 1
Bank 0
VCOMPLF
VCCPLF
GND
V
CC
VCCIB1
GND
VCC
VCCIB0
GND
VMV1
GNDQ
GND
V
CCI
B1
V
CCI
B1
V
CC
V
CCI
B1
V
CC
GND
VMV1
GNDQ
GND
TCK
TDI
TMS
VJTAG
TRST
TDO
VPUMP
GND
GNDQ
VMV0
GND
Vcc
GND
V
CCI
B0
V
CCI
B0
Vcc
V
CCI
B0
GND
VMV0
GNDQ
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AGL10005-FG256I | FPGA, 1000000 GATES, 250 MHz, PBGA144 |
| AGL10005-FG256 | FPGA, 1000000 GATES, 250 MHz, PBGA144 |
| AGL10005-FG484I | FPGA, 1000000 GATES, 250 MHz, PBGA484 |
| AGL10005-FG484 | FPGA, 1000000 GATES, 250 MHz, PBGA484 |
| AGL10005-FGG144I | FPGA, 1000000 GATES, 250 MHz, PBGA144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AGL1000V2-CS144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL1000V2-CS144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL1000V2-CS144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL1000V2-CS144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL1000V2-CS281 | 功能描述:IC FPGA 1KB FLASH 1M 281-CSP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:IGLOO 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。