參數(shù)資料
型號(hào)： AGL10005-FGG256
元件分類： FPGA
英文描述： FPGA, 1000000 GATES, 250 MHz, PBGA144
封裝： 13 X 13 MM, 1 MM PITCH, ROHS COMPLIANT, FBGA-144
文件頁(yè)數(shù)： 146/204頁(yè)
文件大小： 2800K
代理商： AGL10005-FGG256
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IGLOO Low-Power Flash FPGAs with Flash*Freeze Technology
2- 32
Advanced v0.1
Features Supported on Every I/O
Table 2-15 lists all features supported by transmitter/receiver for single-ended and differential I/Os.
Table 2-15 IGLOO I/O Features
Feature
Description
Single-Ended Transmitter Features
Hot insertion:
AGL030: Hot insertion in every mode
All other IGLOO devices: No hot insertion
Weak pull-up and pull-down
2 slew rates (except AGL030)
Skew between output buffer enable/disable time: 2 ns delay
on rising edge and 0 ns delay on falling edge (see "Selectable
page 2-45 for more information)
3 drive strengths
5 V–tolerant receiver ("5 V Output Tolerance" section on
LVTTL/LVCMOS 3.3 V outputs compatible with 5 V TTL inputs
High performance (Table 2-16
Single-Ended Receiver Features
Electrostatic discharge (ESD) protection
High performance (Table 2-16)
Separate ground plane for GNDQ pin and power plane for VMV
pin are used for input buffer to reduce output-induced noise.
Differential Receiver Features (AGL250 through AGL1000)
ESD protection
High performance (Table 2-16)
Separate ground plane for GNDQ pin and power plane for VMV
pin are used for input buffer to reduce output-induced noise.
CMOS-Style LVDS, BLVDS, M-LVDS, or LVPECL Transmitter
Two I/Os and external resistors are used to provide a CMOS-
style LVDS, DDR LVDS, BLVDS, and M-LVDS/LVPECL transmitter
solution.
Weak pull-up and pull-down
High slew rate
Table 2-16 Maximum I/O Frequency for Single-Ended and Differential I/Os in All Banks in IGLOO Devices (maximum drive
strength and high slew selected)
Specification
Performance Up To
LVTTL/LVCMOS 3.3 V
200 MHz
LVCMOS 2.5 V
250 MHz
LVCMOS 1.8 V
200 MHz
LVCMOS 1.5 V
130 MHz
PCI
200 MHz
PCI-X
200 MHz
LVDS
350 MHz
LVPECL
350 MHz
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PDF描述
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