Revision 17 2-47 Output Register Timing Characteristics 1.5 V DC Core Voltage Figure 2-15" />
參數資料
型號： AGLN030V5-ZVQG100
廠商： Microsemi SoC
文件頁數： 111/150頁
文件大?。?/td> 0K
描述： IC FPGA NANO 1KB 30K 100VQFP
標準包裝： 90
系列： IGLOO nano
邏輯元件/單元數： 768
輸入/輸出數： 77
門數： 30000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -20°C ~ 70°C
封裝/外殼： 100-TQFP
供應商設備封裝： 100-VQFP（14x14）
IGLOO nano Low Power Flash FPGAs
Revision 17
2-47
Output Register
Timing Characteristics
1.5 V DC Core Voltage
Figure 2-15 Output Register Timing Diagram
Clear
DOUT
CLK
Data_out
Preset
50%
tOSUD tOHD
50%
tOCLKQ
1
0
tORECPRE
tOREMPRE
tORECCLR
tOREMCLR
tOWCLR
tOWPRE
tOPRE2Q
tOCLR2Q
tOCKMPWH tOCKMPWL
50%
Table 2-74 Output Data Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
Std. Units
tOCLKQ
Clock-to-Q of the Output Data Register
1.00
ns
tOSUD
Data Setup Time for the Output Data Register
0.51
ns
tOHD
Data Hold Time for the Output Data Register
0.00
ns
tOCLR2Q
Asynchronous Clear-to-Q of the Output Data Register
1.34
ns
tOPRE2Q
Asynchronous Preset-to-Q of the Output Data Register
1.34
ns
tOREMCLR
Asynchronous Clear Removal Time for the Output Data Register
0.00
ns
tORECCLR
Asynchronous Clear Recovery Time for the Output Data Register
0.24
ns
tOREMPRE
Asynchronous Preset Removal Time for the Output Data Register
0.00
ns
tORECPRE
Asynchronous Preset Recovery Time for the Output Data Register
0.24
ns
tOWCLR
Asynchronous Clear Minimum Pulse Width for the Output Data Register
0.19
ns
tOWPRE
Asynchronous Preset Minimum Pulse Width for the Output Data Register
0.19
ns
tOCKMPWH
Clock Minimum Pulse Width HIGH for the Output Data Register
0.31
ns
tOCKMPWL
Clock Minimum Pulse Width LOW for the Output Data Register
0.28
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
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