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參數(shù)資料
| 型號： | AGLN125V5-FVQG100 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, PQFP100 |
| 封裝： | 14 X 14 MM, 1.20 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, VQFP-100 |
| 文件頁數(shù)： | 31/114頁 |
| 文件大?。?/td> | 3991K |
| 代理商： | AGLN125V5-FVQG100 |
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IGLOO nano DC and Switching Characteristics
Ad vance v0.2
2-9
Power per I/O Pin
Table 2-12 Summary of I/O Input Buffer Power (per pin) – Default I/O Software Settings
Applicable to IGLOO nano I/O Banks
VCCI (V)
Dynamic Power
PAC9 (W/MHz)
1
Single-Ended
3.3 V LVTTL / 3.3 V LVCMOS
3.3
16.26
3.3 V LVTTL / 3.3 V LVCMOS – Schmitt Trigger
3.3
18.95
2.5 V LVCMOS
2.5
4.59
2.5 V LVCMOS – Schmitt Trigger
2.5
6.01
1.8 V LVCMOS
1.8
1.61
1.8 V LVCMOS – Schmitt Trigger
1.8
1.70
1.5 V LVCMOS (JESD8-11)
1.5
0.96
1.5 V LVCMOS (JESD8-11) – Schmitt Trigger
1.5
0.90
1.2 V LVCMOS 2
1.2
0.55
1.2 V LVCMOS 2 – Schmitt Trigger
1.2
0.47
Notes:
1. PAC9 is the total dynamic power measured on VCCI.
2. Applicable to IGLOO nano V2 devices operating at VCCI ≥ VCC.
Table 2-13 Summary of I/O Output Buffer Power (per pin) – Default I/O Software Settings1
Applicable to IGLOO nano I/O Banks
CLOAD (pF)
VCCI (V)
Dynamic Power
PAC10 (W/MHz)
2
Single-Ended
3.3 V LVTTL / 3.3 V LVCMOS
5
3.3
107.98
2.5 V LVCMOS
5
2.5
61.24
1.8 V LVCMOS
5
1.8
31.28
1.5 V LVCMOS (JESD8-11)
5
1.5
21.50
1.2 V LVCMOS3
51.2
21.05
Notes:
1. Dynamic power consumption is given for standard load and software default drive strength and output
slew.
2. PAC10 is the total dynamic power measured on VCCI.
3. Applicable for IGLOO nano V2 devices operating at VCCI ≥ VCC.
相關(guān)PDF資料 |
PDF描述 |
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| AGLN125V5-QNG100 | FPGA, PBCC100 |
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參數(shù)描述 |
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| AGLN125V5-VQG100 | 功能描述:IC FPGA 125K 1.5V 100VTQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:IGLOO nano 標準包裝:24 系列:ECP2 LAB/CLB數(shù):1500 邏輯元件/單元數(shù):12000 RAM 位總計:226304 輸入/輸出數(shù):131 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:208-BFQFP 供應(yīng)商設(shè)備封裝:208-PQFP（28x28） |
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