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參數(shù)資料
| 型號： | AGLP060V2CS289 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1584 CLBS, 60000 GATES, PBGA289 |
| 封裝： | 14 X 14 MM , 1.2 MM HEIGHT, 0.8 MM PITCH, CSP-289 |
| 文件頁數(shù)： | 110/128頁 |
| 文件大小： | 4383K |
| 代理商： | AGLP060V2CS289 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁當前第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁
IGLOO PLUS DC and Switching Characteristics
2- 68
R e v i sio n 1 1
Timing Characteristics
1.5 V DC Core Voltage
Table 2-92 RAM4K9
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
Std. Units
tAS
Address setup time
0.69
ns
tAH
Address hold time
0.13
ns
tENS
REN_B, WEN_B setup time
0.68
ns
tENH
REN_B, WEN_B hold time
0.13
ns
tBKS
BLK_B setup time
1.37
ns
tBKH
BLK_B hold time
0.13
ns
tDS
Input data (DI) setup time
0.59
ns
tDH
Input data (DI) hold time
0.30
ns
tCKQ1
Clock High to new data valid on DO (output retained, WMODE = 0)
2.94
ns
Clock High to new data valid on DO (flow-through, WMODE = 1)
2.55
ns
tCKQ2
Clock High to new data valid on DO (pipelined)
1.51
ns
tC2CWWL
Address collision clk-to-clk delay for reliable write after write on same address – applicable
to closing edge
0.29
ns
tC2CRWH
Address collision clk-to-clk delay for reliable read access after write on same address –
applicable to opening edge
0.24
ns
tC2CWRH
Address collision clk-to-clk delay for reliable write access after read on same address –
applicable to opening edge
0.40
ns
tRSTBQ
RESET_B Low to data out Low on DO (flow-through)
1.72
ns
RESET_B Low to data out Low on DO (pipelined)
1.72
ns
tREMRSTB
RESET_B removal
0.51
ns
tRECRSTB
RESET_B recovery
2.68
ns
tMPWRSTB
RESET_B minimum pulse width
0.68
ns
tCYC
Clock cycle time
6.24
ns
FMAX
Maximum frequency
160
MHz
Note:
For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| AGLP060V2CSG289I | FPGA, 1584 CLBS, 60000 GATES, PBGA289 |
| AGLP060V2CSG289 | FPGA, 1584 CLBS, 60000 GATES, PBGA289 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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