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參數(shù)資料
| 型號： | AGLP060V5-CS201I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1584 CLBS, 60000 GATES, PBGA201 |
| 封裝： | 8 X 8 MM, 0.89 MM HEIGHT, 0.5 MM PITCH, CSP-201 |
| 文件頁數(shù)： | 87/128頁 |
| 文件大?。?/td> | 4383K |
| 代理商： | AGLP060V5-CS201I |
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IGLOO PLUS Low Power Flash FPGAs
Re vi s i on 11
2 - 47
Output Register
Timing Characteristics
1.5 V DC Core Voltage
Figure 2-15 Output Register Timing Diagram
Clear
DOUT
CLK
Data_out
Preset
50%
t
OSUD tOHD
50%
t
OCLKQ
1
0
t
ORECPRE
t
OREMPRE
t
ORECCLR
t
OREMCLR
t
OWCLR
t
OWPRE
t
OPRE2Q
t
OCLR2Q
t
OCKMPWH tOCKMPWL
50%
Table 2-76 Output Data Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
Std.
Units
tOCLKQ
Clock-to-Q of the Output Data Register
0.66
ns
tOSUD
Data Setup Time for the Output Data Register
0.33
ns
tOHD
Data Hold Time for the Output Data Register
0.00
ns
tOCLR2Q
Asynchronous Clear-to-Q of the Output Data Register
0.82
ns
tOPRE2Q
Asynchronous Preset-to-Q of the Output Data Register
0.88
ns
tOREMCLR
Asynchronous Clear Removal Time for the Output Data Register
0.00
ns
tORECCLR
Asynchronous Clear Recovery Time for the Output Data Register
0.24
ns
tOREMPRE
Asynchronous Preset Removal Time for the Output Data Register
0.00
ns
tORECPRE
Asynchronous Preset Recovery Time for the Output Data Register
0.24
ns
tOWCLR
Asynchronous Clear Minimum Pulse Width for the Output Data Register
0.19
ns
tOWPRE
Asynchronous Preset Minimum Pulse Width for the Output Data Register
0.19
ns
tOCKMPWH
Clock Minimum Pulse Width High for the Output Data Register
0.31
ns
tOCKMPWL
Clock Minimum Pulse Width Low for the Output Data Register
0.28
ns
Note:
For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
相關(guān)PDF資料 |
PDF描述 |
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