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參數(shù)資料
| 型號(hào)： | Am29SL800BB200EIB |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | High Speed CMOS Logic Dual Positive-Edge Trigger D Flip-Flops with Set and Reset 14-CDIP -55 to 125 |
| 中文描述： | 8兆位（1 M中的x 8-Bit/512畝x 16位），1.8伏的CMOS只超低電壓快閃記憶體 |
| 文件頁數(shù)： | 30/41頁 |
| 文件大小： | 543K |
| 代理商： | AM29SL800BB200EIB |
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30
Am29SL800B
A D V A N C E I N F O R M A T I O N
AC CHARACTERISTICS
Erase/Program Operations
Notes:
1. Not 100% tested.
2. See the
“Erase and Programming Performance” section for more information.
Parameter
170
200
JEDEC
Std
Description
Unit
t
AVAV
t
WC
Write Cycle Time (Note 1)
Min
170
200
ns
t
AVWL
t
AS
Address Setup Time
Min
0
ns
t
WLAX
t
AH
Address Hold Time
Min
80
80
ns
t
DVWH
t
DS
Data Setup Time
Min
70
70
ns
t
WHDX
t
DH
Data Hold Time
Min
0
ns
t
OES
Output Enable Setup Time
Min
0
ns
t
GHWL
t
GHWL
Read Recovery Time Before Write
(OE# High to WE# Low)
Min
0
ns
t
ELWL
t
CS
CE# Setup Time
Min
0
ns
t
WHEH
t
CH
CE# Hold Time
Min
0
ns
t
WLWH
t
WP
Write Pulse Width
Min
70
70
ns
t
WHWL
t
WPH
Write Pulse Width High
Min
60
ns
t
WHWH1
t
WHWH1
Programming Operation (Note 2)
Byte
Typ
10
μs
Word
Typ
12
t
WHWH2
t
WHWH2
Sector Erase Operation (Note 2)
Typ
2
sec
t
VCS
V
CC
Setup Time (Note 1)
Min
50
μs
t
RB
Recovery Time from RY/BY#
Min
0
ns
t
BUSY
Program/Erase Valid to RY/BY# Delay
Min
200
ns
相關(guān)PDF資料 |
PDF描述 |
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