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參數(shù)資料
| 型號(hào)： | APA075-TQG100 |
| 廠商： | Microsemi SoC |
| 文件頁(yè)數(shù)： | 131/178頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 75K 100-TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ProASICPLUS |
| RAM 位總計(jì)： | 27648 |
| 輸入/輸出數(shù)： | 66 |
| 門(mén)數(shù)： | 75000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
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ProASICPLUS Flash Family FPGAs
2- 46
v5.9
Input Buffer Delays
Figure 2-25 Input Buffer Delays
Table 2-35 Worst-Case Commercial Conditions
VDDP = 3.0 V, VDD = 2.3 V, TJ = 70°C
Macro Type
Description
Max. tINYH
1
Max. tINYL
2
Units
Std.
IB33
3.3 V, CMOS Input Levels3, No Pull-up Resistor
0.4
0.6
ns
IB33S
3.3 V, CMOS Input Levels3, No Pull-up Resistor, Schmitt Trigger
0.6
0.8
ns
Notes:
1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. LVTTL delays are the same as CMOS delays.
4. For LP Macros, VDDP=2.3 V for delays.
Table 2-36 Worst-Case Commercial Conditions
VDDP = 2.3 V, VDD = 2.3 V, TJ = 70°C
Macro Type
Description
Max. tINYH
1
Max. tINYL
2
Units
Std.
IB25LP
2.5 V, CMOS Input Levels3, Low Power
0.9
0.6
ns
IB25LPS
2.5 V, CMOS Input Levels3, Low Power, Schmitt Trigger
0.7
0.9
ns
Notes:
1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. LVTTL delays are the same as CMOS delays.
4. For LP Macros, VDDP =2.3 V for delays.
PAD
Y
PAD
V
DDP
0 V
50%
Y
GND
V
DD
50%
t
INYH
50%
IBx
t
INYL
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