參數資料
| 型號： | APA1000-FGG896A |
| 廠商： | Microsemi SoC |
| 文件頁數： | 142/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 1M 896-FBGA |
| 標準包裝： | 27 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 202752 |
| 輸入/輸出數： | 642 |
| 門數： | 1000000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 896-BGA |
| 供應商設備封裝： | 896-FBGA（31x31） |
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ProASICPLUS Flash Family FPGAs
2- 56
v5.9
Synchronous SRAM Read, Pipeline Mode Outputs (Synchronous Pipelined)
Note: The plot shows the normal operation status.
Figure 2-29 Synchronous SRAM Read, Pipeline Mode Outputs (Synchronous Pipelined)
Table 2-53 TJ = 0°C to 110°C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
TJ = 0°C to 150°C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883
Symbol txxx
Description
Min.
Max.
Units
Notes
CCYC
Cycle time
7.5
ns
CMH
Clock high phase
3.0
ns
CML
Clock low phase
3.0
ns
OCA
New DO access from RCLKS
↑
2.0
ns
OCH
Old DO valid from RCLKS
↑
0.75
ns
RACH
RADDR hold from RCLKS
↑
0.5
ns
RACS
RADDR setup to RCLKS
↑
1.0
ns
RDCH
RDB hold from RCLKS
↑
0.5
ns
RDCS
RDB setup to RCLKS
↑
1.0
ns
RPCA
New RPE access from RCLKS
↑
4.0
ns
RPCH
Old RPE valid from RCLKS
↑
1.0
ns
RCLKS
RPE
DO
New Valid Data Out
Cycle Start
New RPE Out
RADDR
New Valid
Address
RDB, RBLKB
tRACS
tOCA
tRPCH
tOCH
tRPCA
tCML
tCMH
tCCYC
tRACH
tRDCH
tRDCS
Old Data Out
Old RPE Out
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