ProASICPLUS Flash Family FPGAs v5.9 2-67 Asynchronous FIFO Read Note: The plo" />
參數(shù)資料
型號(hào): APA600-FGG256
廠商: Microsemi SoC
文件頁數(shù): 154/178頁
文件大?。?/td> 0K
描述: IC FPGA PROASIC+ 600K 256-FBGA
標(biāo)準(zhǔn)包裝: 90
系列: ProASICPLUS
RAM 位總計(jì): 129024
輸入/輸出數(shù): 186
門數(shù): 600000
電源電壓: 2.3 V ~ 2.7 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 70°C
封裝/外殼: 256-LBGA
供應(yīng)商設(shè)備封裝: 256-FPBGA(17x17)
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁當(dāng)前第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁
ProASICPLUS Flash Family FPGAs
v5.9
2-67
Asynchronous FIFO Read
Note: The plot shows the normal operation status.
Figure 2-40 Asynchronous FIFO Read
Table 2-63 TJ = 0°C to 110°C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
TJ = –55°C to 150°C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883
Symbol txxx
Description
Min.
Max.
Units
Notes
ERDH, FRDH,
THRDH
Old EMPTY, FULL, EQTH, & GETH valid hold
time from RB
0.5
ns
Empty/full/thresh are invalid from the end
of hold until the new access is complete
ERDA
New EMPTY access from RB
3.01
ns
FRDA
FULL
↓ access from RB ↑
3.01
ns
ORDA
New DO access from RB
7.5
ns
ORDH
Old DO valid from RB
3.0
ns
RDCYC
Read cycle time
7.5
ns
RDWRS
WB
↑, clearing EMPTY, setup to
RB
3.02
ns
Enabling the read operation
1.0
ns
Inhibiting the read operation
RDH
RB high phase
3.0
ns
Inactive
RDL
RB low phase
3.0
ns
Active
RPRDA
New RPE access from RB
9.5
ns
RPRDH
Old RPE valid from RB
4.0
ns
THRDA
EQTH or GETH access from RB
4.5
ns
Notes:
1. At fast cycles, ERDA and FRDA = MAX (7.5 ns – RDL), 3.0 ns.
2. At fast cycles, RDWRS (for enabling read) = MAX (7.5 ns – WRL), 3.0 ns.
RB = (RDB+RBLKB)
RPE
RDATA
EMPTY
EQTH, GETH
FULL
(Empty inhibits read)
Cycle Start
WB
tRDWRS
tERDH, tFRDH
tERDA, tFRDA
tTHRDH
tORDH
tRPRDH
tORDA
tRPRDA
tRDL
tRDH
tRPRDA
tRDL
tRDCYC
tRDH
tTHRDA
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