參數資料
| 型號： | APA600-PQ208 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 82/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 600K 208-PQFP |
| 標準包裝： | 24 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 129024 |
| 輸入/輸出數： | 158 |
| 門數： | 600000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 208-BFQFP |
| 供應商設備封裝： | 208-PQFP（28x28） |
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ProASICPLUS Flash Family FPGAs
4- 4
v5.9
v3.2
The "ProASICPLUS Clock Management System" section was updated.
Figure 2-17 Using the PLL for Clock Deskewing was updated.
The "PLL Electrical Specifications" section was updated.
Figure 2-23 Tristate Buffer Delays was updated.
In the "Calculating Typical Power Dissipation" section, P9 was changed to 7.5 mW.
The "Programming, Storage, and Operating Limits" section was updated.
The "Recommended Design Practice for VPN/VPP" section was updated.
v3.1
The datasheet was updated to include references to guidelines concerning the use of certain
ProASICPLUS I/O standards.
v3.0
In Table 2-2 Array Coordinates, the Memory Rows – Bottom coordinates were changed.
Figure 2-5 Core Cell Coordinates for the APA1000 was updated.
changed from 0.3 to –0.3.
In the "Sample Macrocell Library Listing" section, the AND2 Standard maximum changed to 0.7
and the –F maximum changed to 0.8.
v2.0
The Table 1 ProASICPLUS Product Profile was updated.
The "Ordering Information" section was updated.
The "Plastic Device Resources" section was updated.
ii
The "ProASICPLUS Architecture" section was updated.
Table 2-2 Array Coordinates was updated.
The "Physical Implementation" section was updated.
The "Functional Description" section was updated.
17 Using the PLL for Clock Deskewing were updated.
The "PLL Electrical Specifications" section was updated.
Figure 2-22 Multi-Port Memory Usage was updated.
The "Calculating Typical Power Dissipation" section was updated.
The "Nominal Supply Voltages’ section was updated.
1-34
The "Tristate Buffer Delays" section was updated.
The "Output Buffer Delays" section was updated.
The"Input Buffer Delays" section was updated.
"Global Routing Skew" section was updated.
The"Sample Macrocell Library Listing" section was updated.
The "Pin Description" section was updated.
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Changes in current version (v5.9)
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相關PDF資料 |
PDF描述 |
|---|---|
| AT25128B-XHL-B | IC EEPROM 128KBIT 20MHZ 8TSSOP |
| APA600-PQG208 | IC FPGA PROASIC+ 600K 208-PQFP |
| M1AFS1500-1FG676 | IC FPGA 8MB FLASH 1.5M 676-FBGA |
| AT25128B-SSHL-B | IC EEPROM 128KBIT 20MHZ 8SOIC |
| AFS1500-1FG676 | IC FPGA 8MB FLASH 1.5M 676-FBGA |
相關代理商/技術參數 |
參數描述 |
|---|---|
| APA600-PQ208A | 功能描述:IC FPGA PROASIC+ 600K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASICPLUS 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數:9360 邏輯元件/單元數:149760 RAM 位總計:6635520 輸入/輸出數:270 門數:- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| APA600-PQ208I | 功能描述:IC FPGA PROASIC+ 600K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASICPLUS 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數:9360 邏輯元件/單元數:149760 RAM 位總計:6635520 輸入/輸出數:270 門數:- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| APA600-PQ208M | 制造商:Microsemi Corporation 功能描述:FPGA ProASICPLUS Family 600K Gates 180MHz 0.22um (CMOS) Technology 2.5V 208-Pin PQFP 制造商:Microsemi Corporation 功能描述:FPGA PROASICPLUS 600K GATES 180MHZ 0.22UM 2.5V 208PQFP - Trays 制造商:Microsemi SOC Products Group 功能描述:FPGA PROASICPLUS 600K GATES 180MHZ 0.22UM 2.5V 208PQFP - Trays |
| APA600-PQ896A | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Automotive-Grade ProASIC Flash Family FPGAs |
| APA600-PQB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
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