ProASICPLUS Flash Family FPGAs v5.9 2-51 Module Delays Sample Macrocell Library " />
參數(shù)資料
型號(hào): APA750-FGG896
廠商: Microsemi SoC
文件頁(yè)數(shù): 137/178頁(yè)
文件大?。?/td> 0K
描述: IC FPGA PROASIC+ 750K 896-FBGA
標(biāo)準(zhǔn)包裝: 27
系列: ProASICPLUS
RAM 位總計(jì): 147456
輸入/輸出數(shù): 562
門(mén)數(shù): 750000
電源電壓: 2.3 V ~ 2.7 V
安裝類(lèi)型: 表面貼裝
工作溫度: 0°C ~ 70°C
封裝/外殼: 896-BGA
供應(yīng)商設(shè)備封裝: 896-FBGA(31x31)
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)當(dāng)前第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)
ProASICPLUS Flash Family FPGAs
v5.9
2-51
Module Delays
Sample Macrocell Library Listing
Figure 2-26 Module Delays
Table 2-47 Worst-Case Military Conditions1
VDD = 2.3 V, TJ = 70 C, TJ = 70°C, TJ = 125°C for Military/MIL-STD-883
Cell Name
Description
Std.
Max
Min
Units
NAND2
2-Input NAND
0.5
ns
AND2
2-Input AND
0.7
ns
NOR3
3-Input NOR
0.8
ns
MUX2L
2-1 MUX with Active Low Select
0.5
ns
OA21
2-Input OR into a 2-Input AND
0.8
ns
XOR2
2-Input Exclusive OR
0.6
ns
LDL
Active Low Latch (LH/HL)
LH2
0.9
ns
CLK-Q
HL2
0.8
ns
tsetup
0.7
ns
thold
0.1
ns
DFFL
Negative Edge-Triggered D-type Flip-Flop (LH/HL)
CLK-Q
LH2
0.9
ns
HL2
0.8
ns
tsetup
0.6
ns
thold
0.0
ns
Notes:
1. Intrinsic delays have a variable component, coupled to the input slope of the signal. These numbers assume an input slope typical of
local interconnect.
2. LH and HL refer to the Q transitions from Low to High and High to Low, respectively.
A
B
50%
Y
50%
50% 50%
50%
C
50%50%
50%
t
DALH
t
DBLH
t
DAHL
t
DBHL
t
DCHL
t
DCLH
A
B
C
Y
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PDF描述
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