參數(shù)資料
型號(hào): AT89LP4052-20XU
廠商: Atmel
文件頁數(shù): 38/94頁
文件大小: 0K
描述: IC 8051 MCU FLASH 4K 20TSSOP
產(chǎn)品培訓(xùn)模塊: MCU Product Line Introduction
標(biāo)準(zhǔn)包裝: 74
系列: 89LP
核心處理器: 8051
芯體尺寸: 8-位
速度: 20MHz
連通性: SPI,UART/USART
外圍設(shè)備: 欠壓檢測(cè)/復(fù)位,POR,PWM,WDT
輸入/輸出數(shù): 15
程序存儲(chǔ)器容量: 4KB(4K x 8)
程序存儲(chǔ)器類型: 閃存
RAM 容量: 256 x 8
電壓 - 電源 (Vcc/Vdd): 2.4 V ~ 5.5 V
振蕩器型: 內(nèi)部
工作溫度: -40°C ~ 85°C
封裝/外殼: 20-TSSOP(0.173",4.40mm 寬)
包裝: 管件
產(chǎn)品目錄頁面: 616 (CN2011-ZH PDF)
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3547J–MICRO–10/09
AT89LP2052/LP4052
The interconnection between master and slave CPUs with SPI is shown in Figure 19-1. The four
pins in the interface are Master-In/Slave-Out (MISO), Master-Out/Slave-In (MOSI), Shift Clock
(SCK), and Slave Select (SS). The SCK pin is the clock output in master mode, but is the clock
input in slave mode. The MSTR bit in SPCR determines the directions of MISO and MOSI. Also
notice that MOSI connects to MOSI and MISO to MISO. In master mode, SS/P1.4 is ignored and
may be used as a general-purpose input or output. In slave mode, SS must be driven low to
select an individual device as a slave. When SS is driven high, the slave’s SPI port is deacti-
vated and the MOSI/P1.5 pin can be used as a general-purpose input.
Figure 19-1. SPI Master-Slave Interconnection
Figure 19-2. SPI Block Diagram
8-Bit Shift Register
Master
Clock Generator
SPI
MISO
Slave
MISO
MOSI MOSI
SCK
SS
V
CC
MSB
LSB
MSB
LSB
Oscillator
8-bit Shift Register
Read Data Buffer
Pin
Control
Logic
SPI Control
SPI Status Register
SPI Interrupt
Request
Internal
Data Bus
Select
SPI Clock (Mater)
Divider
÷4÷8÷32÷64
SPI Control Register
8
SPIF
WCOL
SPR1
MSTR
SPIE
Clock
Logic
Clock
MSB
S
M
SPE
DORD
MSTR
CPOL
CPHA
SPR1
SPR0
MSTR
SPE
DORD
LSB
S
M
S
MISO
P1.6
MOSI
P1.5
SCK
1.7
SS
P1.4
SPR0
SPE
Write Data Buffer
相關(guān)PDF資料
PDF描述
AT89LP4052-20PU IC 8051 MCU FLASH 4K 20DIP
ATMEGA168V-10MQR MCU AVR 16KB FLASH 10MHZ 32QFN
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70295-002 GUIDE PIN
ATTINY24-20PU IC MCU AVR 2K FLASH 20MHZ 14-DIP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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