參數(shù)資料
型號(hào)： AT89S53-24JU
廠(chǎng)商： Atmel
文件頁(yè)數(shù)： 22/35頁(yè)
文件大?。?/td> 0K
描述： MICRO CONTROLLER 44PLCC
標(biāo)準(zhǔn)包裝： 500
系列： 89S
核心處理器： 8051
芯體尺寸： 8-位
速度： 24MHz
連通性： SPI，UART/USART
外圍設(shè)備： WDT
輸入/輸出數(shù)： 32
程序存儲(chǔ)器容量： 12KB（12K x 8）
程序存儲(chǔ)器類(lèi)型： 閃存
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 4 V ~ 6 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-LCC（J 形引線(xiàn)）
包裝： 管件
其它名稱(chēng)： Q3269843
29
AT89S53
0787E–MICRO–3/06
.
Shift Register Mode Timing Waveforms
AC Testing Input/Output Waveforms(1)
Notes:
1. AC Inputs during testing are driven at V
CC - 0.5V
for a logic 1 and 0.45V for a logic 0. Timing measure-
ments are made at VIH min. for a logic 1 and VIL max.
for a logic 0.
Float Waveforms(1)
Notes:
1. For timing purposes, a port pin is no longer floating
when a 100 mV change from load voltage occurs. A
port pin begins to float when a 100 mV change from
the loaded V
OH/VOL level occurs.
Serial Port Timing: Shift Register Mode Test Conditions
The values in this table are valid for V
CC = 4.0V to 6V and Load Capacitance = 80 pF
Symbol
Parameter
12 MHz Oscillator
Variable Oscillator
Units
Min
Max
Min
Max
tXLXL
Serial Port Clock Cycle Time
1.0
12tCLCL
s
tQVXH
Output Data Setup to Clock Rising
Edge
700
10tCLCL - 133
ns
tXHQX
Output Data Hold after Clock Rising
Edge
50
2tCLCL - 117
ns
t
XHDX
Input Data Hold after Clock Rising
Edge
0
ns
tXHDV
Clock Rising Edge to Input Data
Valid
700
10tCLCL - 133
ns
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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