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參數(shù)資料
| 型號： | AT91SAM7SE512-CU |
| 廠商： | Atmel |
| 文件頁數(shù)： | 617/682頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ARM7 MCU FLASH 512K 144-LFBGA |
| 產品培訓模塊： | SAM9 MPU Boot Solutions & Application Deployment MCU Product Line Introduction |
| 標準包裝： | 184 |
| 系列： | SAM7SE |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 55MHz |
| 連通性： | EBI/EMI，I²C，SPI，SSC，UART/USART，USB |
| 外圍設備： | 欠壓檢測/復位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 88 |
| 程序存儲器容量： | 512KB（512K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.65 V ~ 1.95 V |
| 數(shù)據(jù)轉換器： | A/D 8x10b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 144-LFBGA |
| 包裝： | 托盤 |
| 配用： | AT91SAM7SE-EK-ND - EVAL BOARD FOR AT91SAM7SE AT91SAM-ICE-ND - EMULATOR FOR AT91 ARM7/ARM9 |
| 其它名稱： | AT91SAM7SE512-CJ AT91SAM7SE512-CJ-ND |
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654
6222H–ATARM–25-Jan-12
SAM7SE512/256/32
43.2.3
Pulse Width Modulation Controller (PWM)
43.2.3.1
PWM: Update when PWM_CCNTx = 0 or 1
If the Channel Counter Register value is 0 or 1, the Channel Period Register or Channel Duty
Cycle Register is directly modified when writing the Channel Update Register.
Problem Fix/Workaround
Check the Channel Counter Register before writing the Channel Update Register.
43.2.3.2
PWM: Update when PWM_CPRDx = 0
When the Channel Period Register equals 0, the period update is not operational.
Problem Fix/Workaround
Do not write 0 in the Channel Period Register.
43.2.3.3
PWM: Counter Start Value
In left aligned mode, the first start value of the counter is 0. For the other periods, the counter
starts at 1.
Problem Fix/Workaround
None.
43.2.3.4
PWM: Behavior of CHIDx Status Bits in the PWM_SR Register
There is an erratic behavior of the CHIDx status bit in the PWM_SR Register. When a channel is
disabled by writing in the PWM_DIS Register just after enabling it (before completion of a Clock
Period of the clock selected for the channel), the PWM line is internally disabled but the CHIDx
status bit in the PWM_SR stays at 1.
Problem Fix/Workaround
Do not disable a channel before completion of one period of the selected clock.
43.2.4
Real-Time Timer (RTT)
43.2.4.1
RTT: Possible Event Loss when Reading RTT_SR
If an event (RTTINC or ALMS) occurs within the same slow clock cycle when RTT_SR is read,
the corresponding bit might be cleared. This might lead to the loss of this event.
Problem Fix/Workaround
The software must handle RTT event as interrupt and should not poll RTT_SR.
43.2.5
SDRAM Controller (SDRAMC)
43.2.5.1
SDRAMC: PDC Buffer in 16-bit SDRAM while the Core Accesses SDRAM
When the SAM7SE interfaces with 16-bit SDRAM memory and the processor accesses the
SDRAM, either for instruction fetch or data read/write, the data transferred by the PDC from
SDRAM buffers to the peripherals might be corrupted. Transfers from peripherals to SDRAM
buffers are not affected.
Problem Fix/Workaround
Map the transmit PDC buffers in internal SRAM or Flash.
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