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參數(shù)資料
| 型號： | ATAVRTS2080B |
| 廠商： | Atmel |
| 文件頁數(shù)： | 154/377頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR ATTINY88 LIBRARY |
| 產(chǎn)品培訓(xùn)模塊： | MCU Product Line Introduction Touch Interface Solutions Qtouch- Create your own Touch Application tinyAVR Introduction |
| 標準包裝： | 1 |
| 系列： | QTouch™ |
| 傳感器類型： | 觸摸，電容式 |
| 傳感范圍： | 1 個轉(zhuǎn)子，1 個滑塊，以及 2 個按鈕/鍵 |
| 接口： | 應(yīng)用程序編程接口（API） |
| 電源電壓： | 1.8 V ~ 5.5 V |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 模塊 |
| 已用 IC / 零件： | ATtiny88 |
| 產(chǎn)品目錄頁面： | 2822 (CN2011-ZH PDF) |
| 其它名稱： | Q4359953 |
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2545T–AVR–05/11
ATmega48/88/168
Bit 7 – TWINT: TWI interrupt flag
This bit is set by hardware when the TWI has finished its current job and expects application
software response. If the I-bit in SREG and TWIE in TWCR are set, the MCU will jump to the
TWI Interrupt Vector. While the TWINT Flag is set, the SCL low period is stretched. The TWINT
Flag must be cleared by software by writing a logic one to it. Note that this flag is not automati-
cally cleared by hardware when executing the interrupt routine. Also note that clearing this flag
starts the operation of the TWI, so all accesses to the TWI Address Register (TWAR), TWI Sta-
tus Register (TWSR), and TWI Data Register (TWDR) must be complete before clearing this
flag.
Bit 6 – TWEA: TWI enable acknowledge bit
The TWEA bit controls the generation of the acknowledge pulse. If the TWEA bit is written to
one, the ACK pulse is generated on the TWI bus if the following conditions are met:
1.
The device’s own slave address has been received.
2.
A general call has been received, while the TWGCE bit in the TWAR is set.
3.
A data byte has been received in Master Receiver or Slave Receiver mode.
By writing the TWEA bit to zero, the device can be virtually disconnected from the 2-wire Serial
Bus temporarily. Address recognition can then be resumed by writing the TWEA bit to one
again.
Bit 5 – TWSTA: TWI START condition bit
The application writes the TWSTA bit to one when it desires to become a Master on the 2-wire
Serial Bus. The TWI hardware checks if the bus is available, and generates a START condition
on the bus if it is free. However, if the bus is not free, the TWI waits until a STOP condition is
detected, and then generates a new START condition to claim the bus Master status. TWSTA
must be cleared by software when the START condition has been transmitted.
Bit 4 – TWSTO: TWI STOP condition bit
Writing the TWSTO bit to one in Master mode will generate a STOP condition on the 2-wire
Serial Bus. When the STOP condition is executed on the bus, the TWSTO bit is cleared auto-
matically. In Slave mode, setting the TWSTO bit can be used to recover from an error condition.
This will not generate a STOP condition, but the TWI returns to a well-defined unaddressed
Slave mode and releases the SCL and SDA lines to a high impedance state.
Bit 3 – TWWC: TWI write collision flag
The TWWC bit is set when attempting to write to the TWI Data Register – TWDR when TWINT is
low. This flag is cleared by writing the TWDR Register when TWINT is high.
Bit 2 – TWEN: TWI enable bit
The TWEN bit enables TWI operation and activates the TWI interface. When TWEN is written to
one, the TWI takes control over the I/O pins connected to the SCL and SDA pins, enabling the
slew-rate limiters and spike filters. If this bit is written to zero, the TWI is switched off and all TWI
transmissions are terminated, regardless of any ongoing operation.
Bit 1 – Res: Reserved bit
This bit is a reserved bit and will always read as zero.
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