參數(shù)資料
型號： ATTINY24A-SSF
廠商： Atmel
文件頁數(shù)： 131/135頁
文件大?。?/td> 0K
描述： IC MCU 8BIT 2KB FLASH 14SOIC
產(chǎn)品培訓模塊： MCU Product Line Introduction
tinyAVR Introduction
標準包裝： 98
系列： AVR® ATtiny
核心處理器： AVR
芯體尺寸： 8-位
速度： 20MHz
連通性： USI
外圍設備： 欠壓檢測/復位，POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 12
程序存儲器容量： 2KB（1K x 16）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 128 x 8
RAM 容量： 128 x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 125°C
封裝/外殼： 14-SOIC（0.154"，3.90mm 寬）
包裝： 管件
95
32015G–AVR32–09/09
AT32AP7001
Figure 11-2. PLL with control logic and filters
11.5.3.1
Enabling the PLL
PLLn is enabled by writing the PLLEN bit in the PLLn register. PLLOSC selects Oscillator 0 or 1
as clock source. The PLLDIV and PLLMUL bitfields must be written with the division and multipli-
cation factor, respectively, creating the PLL frequency:
f
PLL = (PLLMUL+1) / (PLLDIV+1) fOSC
The LOCKn flag in ISR is set when PLLn becomes locked. The bit will stay high until cleared by
writing 1 to ICR:LOCKn. The Power Manager interrupt can be triggered by writing IER:LOCKn to
1.
Note that the input frequency for the PLL must be within the range inidicated in the Electrical
Characteristics chapter. The input frequency for the PLL relates to the oscillator frequency and
PLLDIV setting as follows:
f
PLLIN = 2 fOSC / (PLLDIV+1)
PLL
Output
Divider
Input
Divider
LFT
0
1
Osc0 clock
Osc1 clock
PLLOSC
PLLEN
PLLOPT
PLLMUL
PLLDIV
Lock
Suppression
PLLCOUNT
LOCK
Mask
PLL clock
C1
R1
C2
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PDF描述
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參數(shù)描述
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ATTINY24A-SSUR 功能描述:8位微控制器 -MCU AVR 2KB FLSH 128B EE USI ADC 20MHz 1.8V RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT
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