參數(shù)資料
型號： ATTINY24V-10PU
廠商： Atmel
文件頁數(shù)： 77/238頁
文件大?。?/td> 0K
描述： IC MCU AVR 2K FLASH 10MHZ 14-DIP
產(chǎn)品培訓(xùn)模塊： MCU Product Line Introduction
tinyAVR Introduction
標(biāo)準(zhǔn)包裝： 25
系列： AVR® ATtiny
核心處理器： AVR
芯體尺寸： 8-位
速度： 10MHz
連通性： USI
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 12
程序存儲器容量： 2KB（1K x 16）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 128 x 8
RAM 容量： 128 x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 14-DIP（0.300"，7.62mm）
包裝： 管件
產(chǎn)品目錄頁面： 612 (CN2011-ZH PDF)
配用： ATSTK600-RC12-ND - STK600 ROUTING CARD AVR
ATSTK600-DIP40-ND - STK600 SOCKET/ADAPTER 40-PDIP
ATAVRISP2-ND - PROGRAMMER AVR IN SYSTEM
ATSTK505-ND - ADAPTER KIT FOR 14PIN AVR MCU
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PIC18CXX2
DS39026C-page 166
2000 Microchip Technology Inc.
REGISTER 16-2:
ADCON1 REGISTER
R/W-0
U-0
R/W-0
ADFM
ADCS2
—
PCFG3
PCFG2
PCFG1
PCFG0
bit 7
bit 0
bit 7
ADFM: A/D Result Format Select bit
1
= Right justified. Six (6) Most Significant bits of ADRESH are read as ’0’.
0
= Left justified. Six (6) Least Significant bits of ADRESL are read as ’0’.
bit 6
ADCS2: A/D Conversion Clock Select bit (ADCON1 bits in bold)
bit 5-4
Unimplemented: Read as '0'
bit 3-0
PCFG3:PCFG0: A/D Port Configuration Control bits
Legend:
R = Readable bit
W = Writable bit
U = Unimplemented bit, read as ‘0’
- n = Value at POR reset
’1’ = Bit is set
’0’ = Bit is cleared
x = Bit is unknown
Note:
On any device RESET, the port pins that are multiplexed with analog functions (ANx) are
forced to be an analog input.
ADCON1
<ADCS2>
ADCON0
<ADCS1:ADCS0>
Clock Conversion
0
00
FOSC/2
0
01
FOSC/8
0
10
FOSC/32
0
11
FRC (clock derived from the internal A/D RC oscillator)
1
00
FOSC/4
1
01
FOSC/16
1
10
FOSC/64
1
11
FRC (clock derived from the internal A/D RC oscillator)
A = Analog input D = Digital I/O
C/R = # of analog input channels/# of A/D voltage references
PCFG
AN7
AN6
AN5
AN4
AN3
AN2
AN1
AN0
VREF+VREF-
C / R
0000
A
VDD
VSS
8 / 0
0001
A
VREF+A
A
AN3
VSS
7 / 1
0010
D
A
VDD
VSS
5 / 0
0011
D
A
VREF+A
A
AN3
VSS
4 / 1
0100
D
A
D
A
VDD
VSS
3 / 0
0101
D
VREF+D
A
AN3
VSS
2 / 1
011x
D
——
0 / 0
1000
A
VREF+VREF-
A
AN3
AN2
6 / 2
1001
D
A
VDD
VSS
6 / 0
1010
D
A
VREF+A
A
AN3
VSS
5 / 1
1011
D
A
VREF+VREF-
A
AN3
AN2
4 / 2
1100
D
A
VREF+VREF-
A
AN3
AN2
3 / 2
1101
D
VREF+VREF-
A
AN3
AN2
2 / 2
1110
D
A
VDD
VSS
1 / 0
1111
D
VREF+VREF-
D
A
AN3
AN2
1 / 2
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PDF描述
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