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參數(shù)資料
| 型號： | AX1000-1FGG676I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 12096 CLBS, 612000 GATES, 763 MHz, PBGA676 |
| 封裝： | 1 MM PITCH, FBGA-676 |
| 文件頁數(shù)： | 222/230頁 |
| 文件大?。?/td> | 6485K |
| 代理商： | AX1000-1FGG676I |
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Axcelerator Family FPGAs
v2.8
2-77
Table 2-90 Four RAM Blocks Cascaded
Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70°C
'–2' Speed
'–1' Speed
'Std' Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
Write Mode
tWDASU
Write Data Setup vs. WCLK
2.37
2.7
3.17
ns
tWDAHD
Write Data Hold vs. WCLK
0.22
0.25
0.3
ns
tWADSU
Write Address Setup vs. WCLK
2.37
2.7
3.17
ns
tWADHD
Write Address Hold vs. WCLK
0.22
0.25
0.3
ns
tWENSU
Write Enable Setup vs. WCLK
2.37
2.7
3.17
ns
tWENHD
Write Enable Hold vs. WCLK
0.22
0.25
0.3
ns
tWCKH
WCLK Minimum High Pulse Width
0.98
1.11
1.31
ns
tWCLK
WCLK Minimum Low Pulse Width
3.273.724.37
ns
tWCKP
WCLK Minimum Period
6.53
7.44
8.75
ns
Read Mode
tRADSU
Read Address Setup vs. RCLK
3.08
3.51
4.13
ns
tRADHD
Read Address Hold vs. RCLK
0.00
ns
tRENSU
Read Enable Setup vs. RCLK
3.08
3.51
4.13
ns
tRENHD
Read Enable Hold vs. RCLK
0.00
ns
tRCK2RD1
RCLK-To-OUT (Pipelined)
2.49
2.83
3.33
ns
tRCK2RD2
RCLK-To-OUT (Non-Pipelined)
3.36
3.82
4.5
ns
tRCLKH
RCLK Minimum High Pulse Width
0.95
1.08
1.27
ns
tRCLKL
RCLK Minimum Low Pulse Width
3.85
4.39
5.16
ns
tRCKP
RCLK Minimum Period
7.7
8.78
10.32
ns
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