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參數(shù)資料
| 型號： | AX1000-1FGG896I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 16/262頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA AXCELERATOR 1M 896-FBGA |
| 標(biāo)準(zhǔn)包裝： | 27 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 12096 |
| RAM 位總計： | 165888 |
| 輸入/輸出數(shù)： | 516 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 896-BGA |
| 供應(yīng)商設(shè)備封裝： | 896-FBGA（31x31） |
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Detailed Specifications
2- 98
R e v i sio n 1 8
Glitch Elimination
An analog filter is added to each FIFO controller to guarantee glitch-free FIFO-flag logic.
Overflow and Underflow Control
The counter MSB keeps track of the difference between the read address (RA) and the write address
(WA). The EMPTY flag is set when the read and write addresses are equal. To prevent underflow, the
write address is double-sampled by the read clock prior to comparison with the read address (part A in
Figure 2-64). To prevent overflow, the read address is double-sampled by the write clock prior to
comparison to the write address (part B in Figure 2-64).
FIFO Configurations
Unlike the RAM, the FIFO's write width and read width cannot be specified independently. For the FIFO,
the write and read widths must be the same. The WIDTH pins are used to specify one of six allowable
word widths, as shown in Table 2-96.
The DEPTH pins allow RAM cells to be cascaded to create larger FIFOs. The four pins allow depths of 2,
4, 8, and 16 to be specified. Table 2-86 on page 2-87 describes the FIFO depth options for various data
width and memory blocks.
Interface
Figure 2-65 on page 2-99 shows a logic block diagram of the Axcelerator FIFO module.
Cascading FIFO Blocks
FIFO blocks can be cascaded to create deeper FIFO functions. When building larger FIFO blocks, if the
word width can be fractured in a multi-bit FIFO, the fractured word configuration is recommended over a
cascaded configuration. For example, 256x36 can be configured as two blocks of 256x18. This should be
taken into account when building the FIFO blocks manually. However, when using SmartGen, the user
only needs to specify the depth and width of the necessary FIFO blocks. SmartGen automatically
configures these blocks to optimize performance.
Figure 2-64 Overflow and Underflow Control
Table 2-96 FIFO Width Configurations
WIDTH(2:0)
W x D
000
1 x 4k
001
2 x 2k
010
4 x 1k
011
9 x 512
100
18 x 256
101
36 x 128
11x
reserved
AB
=
EMPTY
WA
RA
RCLK
=
FULL
RA
WA
WCLK
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PDF描述 |
|---|---|
| M1AFS1500-FGG484I | IC FPGA 8MB FLASH 1.5M 484-FBGA |
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| RMC60DRYI | CONN EDGECARD 120PS DIP .100 SLD |
| GSC40DTEN | CONN EDGECARD 80POS .100 EYELET |
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參數(shù)描述 |
|---|---|
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