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參數(shù)資料
| 型號(hào)： | AX1000-2BGG729I |
| 廠商： | Microsemi SoC |
| 文件頁(yè)數(shù)： | 254/262頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 1M 729-PBGA |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 12096 |
| RAM 位總計(jì)： | 165888 |
| 輸入/輸出數(shù)： | 516 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 729-BBGA |
| 供應(yīng)商設(shè)備封裝： | 729-PBGA（35x35） |
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Axcelerator Family FPGAs
Re vi s i on 18
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Table 2-80 PLL Interface Signals
Signal Name
Type
User
Accessible
Allowable
Values
Function
RefCLK
Input
Yes
Reference Clock for the PLL
FB
Input
Yes
Feedback port for the PLL
PowerDown
Input
Yes
PLL power down control
0
PLL powered down
1
PLL active
DIVI[5:0]
Input
Yes
1 to 64, in
unsigned binary
notation offset by
-1
Sets value for feedback divider (multiplier)
DIVJ[5:0]
Input
Yes
Sets value for CLK1 divider
LowFreq
Input
Yes
Input frequency range selector
0
50–200 MHz
1
14–50 MHz
Osc[2:0]
Input
Yes
Output frequency range selector
XX0
400–1000 MHZ
001
200–400 MHZ
011
100–200 MHZ
101
50–100 MHZ
111
20–50 MHZ
DelayLine[4:0]
Input
Yes
–15 to +15
(increments), in
signed-and-
magnitude binary
representation
Clock Delay (positive/negative) in increments
of 250 ps, with maximum value of ± 3.75 ns
FBMuxSel
Input
No
Selects the source for the feedback input
REFSEL
Input
No
Selects the source for the reference clock
OUTSEL
Input
No
Selects the source for the routed net output
PLLSEL
Input
No
ROOTSEL & PLLSEL are used to select the
source of the global clock network
ROOTSEL
Input
No
Lock
Output
Yes
High value indicates PLL has locked
CLK1
Output
Yes
PLL clock output
CLK2
Output
Yes
PLL clock output
Note:
If the input RefClk is taken outside its operating range, the outputs Lock, CLK1 and CLK2 are
indeterminate.
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