tDP
參數(shù)資料
型號(hào)： AX1000-2FGG484
廠商： Microsemi SoC
文件頁數(shù)： 201/262頁
文件大小： 0K
描述： IC FPGA AXCELERATOR 1M 484-FBGA
標(biāo)準(zhǔn)包裝： 40
系列： Axcelerator
邏輯元件/單元數(shù)： 12096
RAM 位總計(jì)： 165888
輸入/輸出數(shù)： 317
門數(shù)： 1000000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 484-BGA
供應(yīng)商設(shè)備封裝： 484-FPBGA（23x23）
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Axcelerator Family FPGAs
Re vi s i on 18
2 - 29
LVTTL Output Drive Strength = 4 (24 mA) / Low Slew Rate
tDP
Input Buffer
1.68
1.92
2.26
ns
tPY
Output Buffer
10.45
11.90
13.99
ns
tENZL
Enable to Pad Delay through the Output Buffer—Z to
Low
10.61
12.08
14.21
ns
tENZH
Enable to Pad Delay through the Output Buffer—Z to
High
10.47
11.93
14.02
ns
tENLZ
Enable to Pad Delay through the Output Buffer—Low
to Z
1.92
1.94
ns
tENHZ
Enable to Pad Delay through the Output Buffer—High
to Z
2.57
2.58
2.59
ns
tIOCLKQ
Sequential Clock-to-Q for the I/O Input Register
0.67
0.77
0.90
ns
tIOCLKY
Clock-to-output Y for the I/O Output Register and the
I/O Enable Register
0.67
0.77
0.90
ns
tSUD
Data Input Set-Up
0.23
0.27
0.31
ns
tSUE
Enable Input Set-Up
0.26
0.30
0.35
ns
tHD
Data Input Hold
0.00
ns
tHE
Enable Input Hold
0.00
ns
tCPWHL
Clock Pulse Width High to Low
0.39
ns
tCPWLH
Clock Pulse Width Low to High
0.39
ns
tWASYN
Asynchronous Pulse Width
0.37
ns
tREASYN
Asynchronous Recovery Time
0.13
0.15
0.17
ns
tHASYN
Asynchronous Removal Time
0.00
ns
tCLR
Asynchronous Clear-to-Q
0.23
0.27
0.31
ns
tPRESET
Asynchronous Preset-to-Q
0.23
0.27
0.31
ns
Table 2-22 3.3 V LVTTL I/O Module
Worst-Case Commercial Conditions VCCA = 1.425 V, VCCI = 3.0 V, TJ = 70°C (continued)
–2 Speed
–1 Speed
Std Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max. Units
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PDF描述
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