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參數(shù)資料
| 型號： | AX1000-2FGG676I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 258/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 1M 676-FBGA |
| 標準包裝： | 40 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 12096 |
| RAM 位總計： | 165888 |
| 輸入/輸出數(shù)： | 418 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 676-BGA |
| 供應商設備封裝： | 676-FBGA（27x27） |
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Axcelerator Family FPGAs
Re vi s i on 18
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Special PLL Macros
Table 2-84 shows the macros used to connect the RefCLK input and CLK1 and CLK2 outputs using the
different routing resources.
Table 2-84 PLL Special Macros
Macro Name
Usage
PLLINT
Connects RefCLK to a regular routed net or a pad.
PLLRCLK
Connects CLK1 or CLK2 to the CLK network.
PLLHCLK
Connects CLK1 or CLK2 to the HCLK network.
PLLOUT
Connects CLK1 or CLK2 to a regular routed net.
Table 2-85 Electrical Specifications
Parameter
Value
Notes
Frequency Ranges
Reference Frequency (min.)
14 MHz
Lowest input frequency
Reference Frequency (max.)
200 MHz
Highest input frequency
OSC Frequency (min.)
20 MHz
Lowest output frequency
OSC Frequency (max.)
1 GHz
Highest output frequency
Jitter
Long-Term Jitter (max.)
1%
Percentage
of
period,
low
reference
clock
frequencies
Long-Term Jitter (max.)
100ps
High reference clock frequencies
Short-Term Jitter (max.)
50ps+1%
Percentage of output frequency
Acquisition Time (lock) from Cold Start
Acquisition Time (max.)*
400 cycles
Period of low reference clock frequencies
Acquisition Time (max.)*
1.5 s
High reference clock frequencies
Power Consumption
Analog Supply Current (low freq.)
200 A
Current at minimum oscillator frequency
Analog Supply Current (high freq.)
200
A
Frequency-dependent current
Digital Supply Current (low freq.)
0.5
A/MHz Current at maximum oscillator frequency, unloaded
Digital Supply Current (high freq.)
1
A/MHz Frequency-dependent current
Duty Cycle
Minimum Output Duty Cycle
45%
Maximum Output Duty Cycle
55%
Note:
*The lock bit remains Low until RefCLK reaches the minimum input frequency.
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