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參數(shù)資料
| 型號(hào)： | AX250-1FGG484M |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 2816 CLBS, 154000 GATES, 763 MHz, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 181/230頁 |
| 文件大小： | 6485K |
| 代理商： | AX250-1FGG484M |
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Axcelerator Family FPGAs
2- 40
v2.8
Timing Characteristics
Table 2-56 AC Waveforms, Measuring Points, and Capacitive Loads
Input Low (V)
Input High (V)
Measuring Point* (V)
1.2-0.125
1.2+0.125
1.2
* Measuring Point = Vtrip
Table 2-57 LVDS I/O Module
Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 2.3V, TJ = 70°C
'–2' Speed
'–1' Speed
'Std' Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
LVDS Output Module Timing
tDP
Input Buffer
1.84
2.10
2.47
ns
tPY
Output Buffer
2.36
2.69
3.16
ns
tICLKQ
Clock-to-Q for the I/O input register
0.67
0.77
0.90
ns
tOCLKQ
Clock-to-Q for the IO output register and the I/O
enable register
0.67
0.77
0.90
ns
tSUD
Data Input Set-Up
0.23
0.27
0.31
ns
tSUE
Enable Input Set-Up
0.26
0.30
0.35
ns
tHD
Data Input Hold
0.00
ns
tHE
Enable Input Hold
0.00
ns
tCPWHL
Clock Pulse Width High to Low
0.43
0.48
0.57
ns
tCPWLH
Clock Pulse Width Low to High
0.45
0.51
0.60
ns
tWASYN
Asynchronous Pulse Width
0.43
0.48
0.57
ns
tREASYN
Asynchronous Recovery Time
0.10
ns
tHASYN
Asynchronous Removal Time
0.00
ns
tCLR
Asynchronous Clear-to-Q
0.23
0.27
0.31
ns
tPRESET
Asynchronous Preset-to-Q
0.23
0.27
0.31
ns
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