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參數(shù)資料
| 型號(hào)： | AX250-2PQG208 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 251/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 250K 208QFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 2816 |
| RAM 位總計(jì)： | 55296 |
| 輸入/輸出數(shù)： | 115 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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Axcelerator Family FPGAs
Re vi s i on 18
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Axcelerator Clock Management System
Introduction
Each member of the Axcelerator family6 contains eight phase-locked loop (PLL) blocks which perform
the following functions:
Programmable Delay (32 steps of 250 ps)
Clock Skew Minimization
Clock Frequency Synthesis
Each PLL has the following key features:
Input Frequency Range – 14 to 200 MHz
Output Frequency Range – 20 MHz to 1 GHz
Output Duty Cycle Range – 45% to 55%
Maximum Long-Term Jitter – 1% or 100ps (whichever is greater)
Maximum Short-Term Jitter – 50ps + 1% of Output Frequency
Maximum Acquisition Time (lock) – 20s
Physical Implementation
The eight PLL blocks are arranged in two groups of four. One group is located in the center of the
northern edge of the chip, while the second group is centered on the southern edge. The northern group
is associated with the four HCLK networks (e.g. PLLA can drive HCLKA), while the southern group is
associated with the four CLK networks (e.g. PLLE can drive CLKE).
Each PLL cell is connected to two I/O pads and a PLL Cluster that interfaces with the FPGA core.
Figure 2-48 illustrates a PLL block. The VCCPLL pin should be connected to a 1.5V power supply
through a 250
Ω resistor. Furthermore, 0.1 μF and 10 μF decoupling capacitors should be connected
across the VCCPLL and VCOMPPLL pins.
Note: The VCOMPPLL pin should never be grounded (Figure 2-2 on page 2-9)!
The I/O pads associated with the PLL can also be configured for regular I/O functions except when it is
used as a clock buffer. The I/O pads can be configured in all the modes available to the regular I/O pads
in the same I/O bank. In particular, the [H]CLKxP pad can be configured as a differential pair,
6.
AX2000-CQ256 does not support operation of the phase-locked loops. This is in order to support full pin compatibility with
RTAX2000S/SL-CQ256.
Figure 2-48 PLL Block Diagram
RefCLK
FB
Lock
6
DIVJ
CLK1
CLK2
FBMuxSel
DelayLine
DIVJ
LowFreq
Osc
56
3
Delay Line
PowerDown
Delay Line
PLL
/i Delay
Match
/j Delay
Match
/i
/j
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HBC65DRAH | CONN EDGECARD 130PS R/A .100 SLD |
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參數(shù)描述 |
|---|---|
| AX250-2PQG208I | 功能描述:IC FPGA AXCELERATOR 250K 208QFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Axcelerator 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計(jì):6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23） |
| AX250-2PQG896 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
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