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參數(shù)資料
| 型號(hào)： | AX250-CQG208M |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, CQFP208 |
| 封裝： | 0.50 MM PITCH, CERAMIC, QFP-208 |
| 文件頁數(shù)： | 90/230頁 |
| 文件大小： | 6485K |
| 代理商： | AX250-CQG208M |
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Axcelerator Family FPGAs
2- 4
v2.8
Ptotal = Pdc + Pac
PHCLK = (P1 + P2 * s + P3 * sqrt[s]) * Fs
PCLK = (P4 + P5 * s + P6 * sqrt[s]) * Fs
PR-cells = P7 * ms * Fs
PC-cells = P8 * mc * Fs
Pinputs = P9 * pi * Fpi
Poutputs = PI/O * po * Fpo
Pmemory = P11 * Nblock * FRCLK + P12 * Nblock * FWCLK
PPLL = P13 * FCLK
Pdc =ICCA * VCCA
Pac =PHCLK + PCLK + PR-cells + PC-cells + Pinputs + Poutputs + Pmemory + PPLL
s
= the number of R-cells clocked by this clock
Fs
= the clock frequency
s
= the number of R-cells clocked by this clock
Fs
= the clock frequency
ms
=
the number of R-cells switching at each Fs cycle
Fs
=
the clock frequency
mc =
the number of C-cells switching at each Fs cycle
Fs
=
the clock frequency
pi
= the number of inputs
Fpi = the average input frequency
Cload = the output load (technology dependent)
VCCI
= the output voltage (technology dependent)
po
= the number of outputs
Fpo
= the average output frequency
Nblock = the number of RAM/FIFO blocks (1 block = 4k)
FRCLK = the read-clock frequency of the memory
FWCLK = the write-clock frequency of the memory
FRefCLK = the clock frequency of the clock input of the PLL
FCLK
= the clock frequency of the first clock output of the PLL
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