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參數(shù)資料
| 型號： | AX250-FG484MX79 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 177/230頁 |
| 文件大小： | 6485K |
| 代理商： | AX250-FG484MX79 |
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Axcelerator Family FPGAs
2- 36
v2.8
Class II
AC Loadings
Timing Characteristics
Table 2-46 DC Input and Output Levels
VIL
VIH
VOL
VOH
IOL
IOH
Min,V
Max,V
Min,V
Max,V
Min,V
mA
-0.3
VREF-0.2
VREF+0.2
3.6
VREF-0.8
VREF+0.8
15.2
-15.2
Figure 2-22 AC Test Loads
Table 2-47 AC Waveforms, Measuring Points, and Capacitive Loads
Input Low (V)
Input High (V)
Measuring Point* (V)
VREF (typ) (V)
Cload (pF)
VREF-0.75
VREF+0.75
VREF
1.25
30
* Measuring Point = Vtrip
Test Point
30 pF
25
VTT
Table 2-48 2.5V SSTL2 Class II I/O Module
Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 2.3V, TJ = 70°C
'–2' Speed
'–1' Speed
'Std' Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
2.5V SSTL2 Class II I/O Module Timing
tDP
Input Buffer
1.93
2.20
2.59
ns
tPY
Output Buffer
2.43
2.76
3.25
ns
tICLKQ
Clock-to-Q for the I/O input register
0.67
0.77
0.90
ns
tOCLKQ
Clock-to-Q for the IO output register and the I/O
enable register
0.67
0.77
0.90
ns
tSUD
Data Input Set-Up
0.23
0.27
0.31
ns
tSUE
Enable Input Set-Up
0.26
0.30
0.35
ns
tHD
Data Input Hold
0.00
ns
tHE
Enable Input Hold
0.00
ns
tCPWHL
Clock Pulse Width High to Low
0.43
0.48
0.57
ns
tCPWLH
Clock Pulse Width Low to High
0.45
0.51
0.60
ns
tWASYN
Asynchronous Pulse Width
0.43
0.48
0.57
ns
tREASYN
Asynchronous Recovery Time
0.10
ns
tHASYN
Asynchronous Removal Time
0.00
ns
tCLR
Asynchronous Clear-to-Q
0.23
0.27
0.31
ns
tPRESET
Asynchronous Preset-to-Q
0.23
0.27
0.31
ns
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PDF描述 |
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