參數(shù)資料
型號(hào)： AX250-FGG256I
元件分類： FPGA
英文描述： FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA256
封裝： 1 MM PITCH, FBGA-256
文件頁(yè)數(shù)： 204/230頁(yè)
文件大?。?/td> 6485K
代理商： AX250-FGG256I
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Axcelerator Family FPGAs
v2.8
2-61
The HM and CM modules can select between:
The HCLK or CLK source respectively
A local signal routed on generic routing resources
This
allows
each
core
tile
to
have
eight
clocks
independent of the other core tiles in the device.
Both HCLK and CLK are segmentable, meaning that
individual branches of the global resource can be used
independently.
Like the HM and CM modules, the HD and RD modules
can select between:
The HCLK or CLK source from the HM or CM
module respectively
A local signal routed on generic routing resources
The AX architecture is capable of supporting a large
number of local clocks – 24 segments per HCLK driving
north-south and 28 segments per CLK driving east-west
per core tile.
Actel's
Designer
software’s
place-and-route
takes
advantage of the segmented clock structure found in
Axcelerator devices by turning off any unused clock
segments. This results in not only better performance but
also lower power consumption.
Global Resource Access Macros
Global resources can be driven by one of three sources:
external pad(s), an internal net, or the output of a PLL.
These connections can be made by using one of three
types of macros: CLKBUF, CLKINT, and PLLCLK.
CLKBUF and HCLKBUF
CLKBUF (HCLKBUF) is used to drive a CLK (HCLK) from
external pads. These macros can be used either
generically or with the specific I/O standard desired
(e.g.
CLKBUF_LVCMOS25,
HCLKBUF_LVDS,
etc.)
Package pins CLKEP and CLKEN are associated with
CLKE; package pins HCLKAP and HCLKAN are
associated with HCLKA, etc.
Note that when CLKBUF (HCLKBUF) is used with a
single-ended I/O standard, it must be tied to the P-
pad of the CLK (HCLK) package pin. In this case, the
CLK (HCLK) N-pad can be used for user signals.
CLKINT and HCLKINT
CLKINT (HCLKINT) is used to access the CLK (HCLK)
resource internally from the user signals (Figure 2-43).
PLLRCLK and PLLHCLK
PLLRCLK (PLLHCLK) is used to drive global resource
CLK (HCLK) from a PLL (Figure 2-44).
Using Global Resources with PLLs
Each global resource has an associated PLL at its root. For
example, PLLA can drive HCLKA, PLLE can drive CLKE, etc.
In addition, each clock pin of the package can be used to
drive either its associated global resource or PLL. For
example, package pins CLKEP and CLKEN can drive either
the RefCLK input of PLLE or CLKE.
There are two macros required when interfacing the
embedded PLLs with the global resources: PLLINT and PLLOUT.
PLLINT
This macro is used to drive the RefCLK input of the PLL
internally from user signals.
PLLOUT
This macro is used to connect either the CLK1 or CLK2
output of a PLL to the regular routing network (Figure 2-
Figure 2-42 CLKBUF and HCLKBUF
P
N
CLKBUF
HCLKBUF
Clock
Network
Figure 2-43 CLKINT and HCLKINT
Figure 2-44 PLLRCLK and PLLHCLK
CLKINT
HCLKINT
Clock
Network
Logic
PLLRCLK
PLLHCLK
Clock
Network
CLK1
CLK2
FB
RefCLK
PLL
相關(guān)PDF資料
PDF描述
AX250-FGG256M FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA256
AX250-FGG256 FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA256
AX250-FGG484I FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484
AX250-FGG484M FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484
AX250-FGG484 FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AX250-FGG256M 制造商:Microsemi Corporation 功能描述:FPGA Axcelerator Family 154K Gates 2816 Cells 649MHz 0.15um Technology 1.5V 256-Pin FBGA 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 154K GATES 2816 CELLS 649MHZ 0.15UM 1.5V 25 - Trays
AX250-FGG484 功能描述:IC FPGA 250K 484FPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Axcelerator 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241
AX250-FGG484I 功能描述:IC FPGA AXCELERATOR 250K 484FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Axcelerator 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
AX250-FGG484M 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 154K GATES 2816 CELLS 649MHZ 0.15UM 1.5V 48 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 248 I/O 484FBGA
AX250-FGG896 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs
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